升压电路制造技术

本文中描述用于产生用于存储胞的写入操作的升压电路。在一个实施例中，升压电路包含第一反相器和第二反相器，各自配置成使写入信号反相。升压电路还包含晶体管和电容器。晶体管耦接到第一反相器的输出。晶体管配置成基于写入信号来为电容器充电且将供电电压提供到写入驱动器。电容器耦接到第二反相器的输出。电容器配置成产生变动电压且将变动电压提供到写入驱动器。到写入驱动器。到写入驱动器。

【技术实现步骤摘要】
升压电路


[0001]本揭露涉及半导体器件设计，且更具体地说，涉及存储胞的写入驱动器升压电路。

技术介绍

[0002]存储器通常被划分成存储器的逻辑胞，例如存储器组、存储器的字、存储器的字节以及存储器的位。控制信号路由到存储胞以发起操作，例如读取操作和写入操作。为了执行读取操作和写入操作，特定的电压电平是被需要的。

技术实现思路

[0003]本揭露的升压电路产生升压电压以启用存储胞的写入操作。升压电路包括第一反相器、第二反相器、晶体管以及电容器。第一反相器和第二反相器各自配置成使写入信号反相。晶体管耦接到第一反相器的输出。晶体管配置成基于写入信号来为电容器充电且将供电电压提供到写入驱动器。电容器耦接到第二反相器的输出。电容器配置成产生变动电压且将变动电压提供到写入驱动器。
附图说明
[0004]当结合附图阅读时，从以下详细描述最好地理解本揭露的各方面。
[0005]图1示出根据本揭露的各种实施例的具有存储胞、写入驱动器以及升压电路的示范性存储器结构。
[0006]图2示出根据本揭露的各种实施例的具有耦接到写入驱动器的升压电路的示范性电路。
[0007]图3示出根据本揭露的各种实施例的与如图2中所描述的示范性电路相关联的示范性时序图。
[0008]图4示出根据本揭露的各种实施例的具有存储胞、写入驱动器电路以及升压电路的示范性电路。
[0009]图5示出根据本揭露的各种实施例的包含存储胞、写入驱动器以及升压电路的示范性存储器结构。
[0010]图6示出根据本揭露的各种实施例的具有存储胞的多级的另一示范性存储器结构。
[0011]图7示出根据本揭露的各种实施例的在局部输入/输出中具有升压电路的另一示范性存储器结构。
[0012]图8示出根据本揭露的各种实施例的在边缘胞中具有升压电路的另一示范性存储器结构。
[0013]图9示出根据本揭露的各种实施例的在边缘胞和局部输入/输出两者中具有升压电路的另一示范性存储器结构。
[0014]图10示出根据本揭露的各种实施例的产生升压电压以启用存储胞的写入操作的
示范性流程图。
[0015]附图标号说明
[0016]100、500、600、700、800、900：存储器结构；
[0017]110、610、620、712、714、732、734、812、814、832、834、912、914、932、934：存储胞；
[0018]120、722、724、822、824：写入驱动器电路；
[0019]130、854、864：升压电路；
[0020]200、400：电路；
[0021]232、234：反相器；
[0022]236：电容器；
[0023]238、523、524、525、526：晶体管；
[0024]300：时序图；
[0025]422、424：或非门；
[0026]510：SRAM胞；
[0027]511、512：MOS通过门晶体管；
[0028]513、514：数据节点；
[0029]515、516：上拉晶体管；
[0030]517、518：下拉晶体管；
[0031]520：感测放大器；
[0032]521、522：电阻器；
[0033]710、730、810、910、930：存储阵列；
[0034]720、820、920：局部输入/输出；
[0035]726、852、862、926、952、962：写入解码器；
[0036]740：全局输入/输出；
[0037]742：数据锁存电路；
[0038]744：时钟产生器电路；
[0039]746：锁存电路；
[0040]750、760、850、860、950、960：边缘胞；
[0041]924、954、964：具有升压的写入驱动器；
[0042]1000：流程图；
[0043]1010、1020、1030、1040、1050：步骤；
[0044]BL、BL[0]、BL[n]、BLB、BLB[0]、BLB[n]：位线；
[0045]ADR：地址输入；
[0046]CLK、DCLK、ICLK：时钟信号；
[0047]LCA[0:n]：列地址；
[0048]LDATA：锁存数据；
[0049]LDATAB：相反锁存数据；
[0050]PB、PBC：输出；
[0051]SUPB：升压电压；
[0052]VDD、VSS：供电电压；
[0053]VG：栅极电压；
[0054]Vmin：最小电压；
[0055]WL：字线；
[0056]WRITEB、WRITEB_B、WRITEB_B1、WRITEB_T、WRITEB_T1：写入解码器信号。
具体实施方式
[0057]以下公开内容提供用于实施所提供主题的不同特征的多个不同实施例或实例。下文描述组件和布置的具体实例来简化本揭露。当然，这些组件和布置只是实例且并不希望为限制性的。另外，本揭露可在各种实例中重复附图标记和/或字母。这种重复是出于简化和清楚的目的且本身并不规定所论述的各种实施例和/或配置之间的关系。
[0058]存储器器件通常通过将命令(例如，字线激活命令、列读取命令、字线/位线预充电命令、读出放大器预充电命令、读出放大器启用命令、读取驱动器命令、写入驱动器命令)激活/传送到存储胞(例如，存储器组)来实施，所述存储胞常常经由多个存储阵列(例如，存储器组的左阵列和右阵列、存储器组的三个存储阵列)来实施。每一存储阵列含有通常以行(例如字)和列布置的多个存储胞。电子信号(例如电压和电流)可触发存储器器件的操作，例如读取操作和写入操作。举例来说，写入操作可需要最小电压Vmin以便将数据写入到存储胞。所述最小电压由写入驱动器电路提供。
[0059]图1示出根据本揭露的各种实施例的具有存储胞110、写入驱动器电路120以及升压电路130的示范性存储器结构100。存储胞110用于存储数据。数据在通过写入操作“写入”时存储于存储胞110内。为了执行写入操作，最小电压Vmin电平被需要以向存储胞110的电组件供电。可使用供电电压VDD存储胞110供电。如果供电电压VDD本身并不接近于或高于某一阈值电平Vmin，写入操作可以不被执行，这是因为存储胞110内的组件可能没有足够的电力进行操作。写入驱动器电路120可接收外部写入命令以触发写入操作。在接收写入命令后，写入驱动器电路120将电压发送到存储胞110。供电电压VDD本身可能不足以向存储胞110内的组件供电。在没有充足电力的情况下，存储胞110可能无法执行写入操作。为了确保向存储胞110提供充足电力，耦接到写入驱动器电路120的升压电路130可提供使供电电压VDD增加一个变动电压的升压电压。变动电压取决于升本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种升压电路，配置成产生升压电压以启用存储胞的写入操作，所述升压电路包括：第一反相器和第二反相器，各自配置成使写入信号反相；耦接到所述第一反相器的输出的晶体管，所述晶体管配置成基...

【专利技术属性】
技术研发人员：桑吉夫库马尔甄恩，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：