三维集成芯片及其构建方法、数据处理方法、电子设备技术

本发明专利技术涉及一种三维集成芯片及其构建方法、数据处理方法、电子设备。本发明专利技术涉及通过三维异质集成的逻辑晶圆或逻辑芯片以及存储器晶圆或存储器芯片所实现的高性能及超算计算系统，所述高性能及超算计算系统能够实现更高的存储器带宽、更低的存储器功耗以及更低的延迟，还可以通过纵向堆叠多层存储器晶圆来实现存储器容量和存储器带宽的扩展。存储器容量和存储器带宽的扩展。存储器容量和存储器带宽的扩展。

【技术实现步骤摘要】
三维集成芯片及其构建方法、数据处理方法、电子设备


[0001]本专利技术涉及存储器领域，尤其涉及三维集成（3D
‑
IC）的高性能计算（High Performance Computing，HPC）及超算计算系统领域。更具体地，本专利技术涉及三维集成芯片及其构建方法、数据处理方法、电子设备。

技术介绍

[0002]已知现有技术中存在高带宽存储器（High Bandwidth Memory，HBM），这是一种新型的由堆叠存储技术实现的存储器。图1示出了现有技术中的高带宽存储器的系统结构图。在高带宽存储器中，首先将存储裸片堆叠起来，然后利用硅通孔（Through Si Vias，TSV）将这些堆叠的存储裸片连接在一起，从而以增加存储访问I/O和速率的方式提供更高带宽给CPU/GPU。高带宽存储器标准以2.5D封装的形式实现，通过硅中介层（interposer）将高带宽存储器的I/O与CPU/GPU的I/O互连。与传统存储器中通过PCB将存储器与CPU/GPU互连相比，通过硅中介层（interposer）将高带宽存储器的I/O与CPU本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维集成芯片，其特征在于，所述三维集成芯片至少包括存储器单元以及逻辑单元，所述存储器单元包括至少一个存储阵列和至少一个第一三维集成端口，其中：所述存储阵列包括至少一个存储体；每个存储体对应一个第一三维集成端口；所述逻辑单元包括至少一个逻辑子单元，所述逻辑子单元至少包括第二三维集成端口、至少一个计算核和内存控制器，其中：所述第二三维集成端口与所述至少一个第一三维集成端口连接，进而将所述存储器单元以及所述逻辑单元三维异质集成连接；所述计算核被配置为对所述至少一个存储体进行访问，并且利用访问的数据实现对应的计算功能；所述内存控制器与所述计算核连接且与所述第二三维集成端口选择性地连接，所述内存控制器被配置为经由所述第二三维集成端口和所述至少一个第一三维集成端口的连接而控制所述计算核与所述至少一个存储体之间进行存储访问。2.根据权利要求1所述的三维集成芯片，其特征在于，所述内存控制器基于从所述计算核所接收的访问指令中的访问地址，通过所述第二三维集成端口以及与所述访问地址所对应的第一三维集成端口的连接，实现所述计算核对相应存储体的访问。3.根据权利要求1或2所述的三维集成芯片，其特征在于，所述逻辑单元进一步包括：测试和修复单元，所述测试和修复单元与所述第二三维集成端口选择性地连接，所述测试和修复单元被配置为经由所述第二三维集成端口和所述第一三维集成端口的连接而对所述至少一个存储体进行测试和修复。4.根据权利要求3所述的三维集成芯片，其特征在于，所述逻辑单元还包括：多路选择开关，所述多路选择开关连接所述内存控制器以及所述测试和修复单元，所述多路选择开关被配置为选择性地将所述内存控制器与所述第二三维集成端口连接，以实现存储访问，或者将所述测试和修复单元与所述第二三维集成端口连接，以实现测试和修复。5.根据权利要求1或2所述的三维集成芯片，其特征在于，所述三维集成芯片包括至少两个存储阵列以及至少两个逻辑子单元，并且所述逻辑子单元进一步包括至少一个路由单元，所述路由单元被配置为将所述至少两个逻辑子单元连接；其中，源逻辑子单元中的路由单元被配置为基于从所述源逻辑子单元中的计算核所接收的访问指令中的目标访问地址，至少通过所述源逻辑子单元中的路由单元以及目标逻辑子单元中的路由单元的连接，实现所述源逻辑子单元中的计算核对相应目标访问地址的访问。6.根据权利要求5所述的三维集成芯片，其特征在于，所述目标访问地址为目标逻辑子单元中的计算核的地址，其中所述源逻辑子单元中的路由单元被配置为基于从源逻辑子单元中的计算核所接收的访问指令中的所述目标逻辑子单元中的计算核的地址，至少通过所述源逻辑子单元中的路由单元以及目标逻辑子单元中的路由单元的连接，实现所述源逻辑子单元...

【专利技术属性】
技术研发人员：周小锋，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：