半导体存储器件制造技术

提供一种与ＳＲＡＭ兼容并且能够进行高速数据传输操作同时保持数据可靠性的半导体存储器件。当外部芯片使能信号ＸＣＥ执行下降转换时开始访问存储核心６。同时，接收外部写使能信号ＸＷＥ和外部地址信号ＡＤＤ，并且选择与所接收的外部地址信号ＡＤＤ相应的存储核心６中的存储单元１。当完成从存储单元１读出数据或将数据写入存储单元１时，根据外部芯片使能信号ＸＣＥ的上升转换或外部写使能信号ＸＷＥ的上升转换激活重写定时器７，用于执行存储单元１的数据重写。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件，尤其涉及一种与SRAM兼容并且采用铁电存储器或DRAM用于其存储器核心的半导体存储器件。
技术介绍
近年来，便携式电话已经非常普及，造成对为便携式电话而配置的伪-SRAM有很高的需求。这种伪-SRAM包括与外部输入信号异步操作的异步伪-SRAM；与诸如外部芯片使能信号的外部输入信号同步操作、并且按时间顺序内部产生用于控制内部操作的时钟信号的同步伪-SRAM等。为了提高集成度，DRAM或铁电存储器(FeRAM铁电RAM)用于这些伪-SRAM的存储器核心，并且它们被批量生产。如图21所配置的伪-SRAM是常规使用的伪-SRAM的例子。图21所示的伪-SRAM当外部写使能信号XWE上升时接收要写入的数据，如图22的时序图所示。伪-SRAM的其他例子是根据外部写使能信号的下降沿接收要写入的数据的伪-SRAM，如图23和24所示(参见“Transistor GijutsuSPECIAL”No.25，CQ Publishing Co.，Ltd.，January 1，1991，p.23)；后写(late-write)系统的伪-SRAM(参见日本特开平专利公开No.2003-308692)；根据外部芯片使能信号XCE的下降沿接收地址的伪-SRAM，并且所接收的地址可以在从外部芯片使能信号XCE的下降沿经过(保持)某一时间段之后改变其值，如图25和26所示(参见日本特开平专利公开No.10-106275)；等等。然而，常规的伪-SRAM有以下的问题。在常规的伪-SRAM中，当与外部芯片使能信号XCE同步地接收到地址时，一个周期完成，然后按照需要，根据外部写使能信号XWE的转换将要写入的数据接收到芯片中。在这种方案中，当作为读出的结果造成数据破坏的铁电存储器或DRAM用于存储器核心时，数据重写操作变得必不可少。当考虑到数据重写操作的时间段时，周期时间变长，由此常规的伪-SRAM不适合于数据的高速输入/输出。此外，已经提出一种能够高速连续传输数据的同步伪-SRAM，但是为了获得这种高速传输，需要为外部参考时钟信号单独提供管脚，因此出现与SRAM兼容的问题。此外，尽管可以通过利用外部芯片使能信号XCE为“H”电平的时间段(用于预充电的时间段)等的一部分来充分提供用于执行重写操作的时间段，但是如果在预充电的同时在外部芯片使能信号XCE中产生噪声，则不能确保重写所要求的足够预充电时间。另外，如果在一个周期完成之前发生由于掉电造成的电压下降，则不能确保足够的预充电时间，由此在一些情况下使重写操作不能完成。如此一来，当在外部芯片使能信号XCE的预充电时间当中执行重写操作时，存在由于外部因素而不能一直确保重写所要求的足够时间段的问题。尤其当使用铁电存储器时，数据保持是必须的，因此确保重写操作的足够时间段是很重要的。如上所述，常规的伪-SRAM的问题在于数据可靠性和执行高速处理。而且，除了上述问题，采用铁电存储器的伪-SRAM的问题在于噪声容限和掉电情况下的数据保持。
技术实现思路
因此，本专利技术的目的是提供一种半导体存储器件，该半导体存储器件采用铁电存储器或DRAM用于其存储器核心，与SRAM兼容并且能够进行高速数据传输操作同时保持数据可靠性。本专利技术的第一方案涉及一种半导体存储器件。该半导体存储器件包括包括存储元件的存储部分，在该存储元件中作为读出的结果破坏所存储的内容；定时器控制电路，用于当第一或第二信号先于另外一个处于无效状态时输出起始信号；定时器电路，用于在从输出起始信号开始的一段预定时间内输出定时器信号；以及存储部分控制电路，用于在从第一信号进入有效状态到停止输出定时器信号的时间段当中激活存储部分，并且当输出定时器信号时执行存储部分的重写。本专利技术的第二方案涉及一种半导体存储器件。该半导体存储器件包括包括存储元件的存储部分，在该存储元件中作为读出的结果破坏所存储的内容；定时器控制电路，用于当在数据读出操作中第一信号进入有效状态时，或者当在数据写入操作中第一或第二信号先于另外一个处于无效状态时输出起始信号；定时器电路，用于在从输出起始信号开始的预定时间段内输出定时器信号；以及存储部分控制电路，用于在从第一信号进入有效状态到停止输出定时器信号的时间段当中激活存储部分，并且当输出定时器信号时执行存储部分的重写。优选即使当所提供的电源电压检测信号指示电源电压下降时，定时器控制电路也输出起始信号。此外，优选第一信号是外部芯片使能信号，而第二信号是外部写使能信号。此外，优选当输出定时器信号时，定时器控制电路防止输入外部信号。此外，优选本专利技术的半导体存储器件还包括操作控制电路，用于当第一信号进入有效状态时接收第二信号，并且根据所接收的第二信号确定将要执行的操作是数据读出还是数据写入；以及访问电路，用于根据由操作控制电路所确定的操作来访问存储部分。在这种情况下，优选在从第一信号的转换开始过去预定的一段时间之后，访问电路根据第二信号是从无效状态转变为有效状态还是从有效状态转变为无效状态来访问存储部分。此外，第一信号可以是外部芯片使能信号，而第二信号可以是外部输出使能信号。此外，在本专利技术的半导体存储器件中，当第二信号在从第一信号进入有效状态开始的预定时间段内执行转换时，可以通过内部电路产生的信号来控制对存储部分的访问。或者，在本专利技术的半导体存储器件中，当第二信号在从第一信号进入有效状态开始的预定时间段之后执行转换时，可以通过外部输入的信号来控制对存储部分的访问。此外，优选存储部分包括读出放大器，用于接收从存储元件读出的数据；以及用于使读出放大器和存储元件之间断开的开关，并且该开关在将从存储元件读出的数据接收到读出放大器之后打开。在这种情况下，优选定时器电路在开关打开之后输出定时器信号。此外，优选存储元件包括铁电单元。或者，存储元件可以包括动态单元。根据本专利技术的半导体存储器件，当定时器电路输出定时器信号时执行存储部分的数据重写，因此确保了重写的足够时间段，由此提高数据保持的可靠性。而且，当电源电压检测信号表示电源电压下降时，定时器控制电路输出用于执行重写的起始信号，因此可以在电源电压下降到等于或小于某个值之前执行数据重写，由此在电源电压下降的情况下保护数据。而且，在存储部分的重写期间，防止外部信号输入，因此不会由于包含在外部信号中的噪声而使重写中断，由此提高数据保持的可靠性。而且，根据本专利技术的半导体存储器件，与外部信号同步的数据读出或数据写入是可能的，由此使高速数据输入/输出成为可能。而且，与从SRAM输入的信号同步的数据读出或数据写入是可能的，由此允许提供与SRAM兼容的高速半导体存储器件。而且，本专利技术的半导体存储器件可以在由内部电路控制的操作和由外部信号控制的操作之间进行切换，允许根据预期的目标对操作进行切换，由此提高便利程度。而且，本专利技术的半导体存储器件可以将读出的数据接收到读出放大器，允许位线和具有大量负载的存储元件与读出放大器之间断开，由此使高速数据输入/输出成为可能。通过以下结合附图对本专利技术进行的详细说明，本专利技术的这些和其他目的、特征、方案以及优点将变得更加显而易见。附图简述附图说明图1是根据本专利技术第一实施例的半导体存储器件的结构图；图2是示出图1所示的半导体存储器件的读出操作的时序图；图3A是示本文档来自技高网...

【技术保护点】
一种用于执行数据重写的半导体存储器件，包括：存储部分，包括存储元件，在该存储元件中作为读出的结果破坏了所存储的内容；定时器控制电路，用于当第一或第二信号先于另外一个进入无效状态时输出起始信号；定时器电路，用于在从输出 所述起始信号开始的预定时间段内输出定时器信号；以及存储部分控制电路，用于在从所述第一信号进入有效状态到停止输出所述定时器信号的时间段当中激活所述存储部分，并且当输出所述定时器信号时执行所述存储部分的重写。

【技术特征摘要】
JP 2005-2-1 025222/20051.一种用于执行数据重写的半导体存储器件，包括存储部分，包括存储元件，在该存储元件中作为读出的结果破坏了所存储的内容；定时器控制电路，用于当第一或第二信号先于另外一个进入无效状态时输出起始信号；定时器电路，用于在从输出所述起始信号开始的预定时间段内输出定时器信号；以及存储部分控制电路，用于在从所述第一信号进入有效状态到停止输出所述定时器信号的时间段当中激活所述存储部分，并且当输出所述定时器信号时执行所述存储部分的重写。2.根据权利要求1所述的半导体存储器件，其中即使当所提供的电源电压检测信号指示电源电压下降时，所述定时器控制电路也输出所述起始信号。3.根据权利要求1所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部写使能信号。4.根据权利要求1所述的半导体存储器件，其中当输出所述定时器信号时，所述定时器控制电路防止输入外部信号。5.根据权利要求1所述的半导体存储器件，还包括操作控制电路，用于当所述第一信号进入有效状态时接收所述第二信号，并且根据所接收到的第二信号确定要执行的操作是数据读出还是数据写入；以及访问电路，用于根据由所述操作控制电路所确定的操作来访问所述存储部分。6.根据权利要求5所述的半导体存储器件，其中在从所述第一信号的转换开始过去预定时间段之后，所述访问电路根据所述第二信号是从无效状态转变为有效状态还是从有效状态转变为无效状态来访问所述存储部分。7.根据权利要求6所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部写使能信号。8.根据权利要求6所述的半导体存储器件，其中所述第一信号是外部芯片使能信号，而所述第二信号是外部输出使能信号。9.根据权利要求5所述的半导体存储器件，其中当所述第二信号在从所述第一信号进入有效状态开始的预定时间段内执行转换时，通过由内部电路产生的信号来控制对所述存储部分的访问。10.根据权利要求5所述的半导体存储器件，其中当所述第二信号在从所述第一信号进入有效状态开始过去预定时间段之后执行转换时，通过外部输入的信号来控制对所述存储部分的访问。11.根据权利要求6所述的半导体存储器件，其中所述存储部分包括读出放大器，用于接收从所述存储元件读出的数据；以及开关，用于使所述读出放大器和所述存储元件之间断开，并且在将从所述存储元件读出的数据接收到所述读出放大器中之后，该开关打开。12.根据权利要求11所述的半导体存储器件，其中所述定时器电路在所述开关打开之后输出所述定时器信号。13.根据权利要求1所述的半导体存储器件，其中所述存储元件包括铁电单元。14.根据权利要求1所述的半导体存储器件，其中所述存储元件包括动态单元。15.一种用...

【专利技术属性】
技术研发人员：岩成俊一，坂上雅彦，平野博茂，中熊哲治，三木隆，五宝靖，山冈邦吏，村久木康夫，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]