为了在使用可变门限类型的非易失性存储单元作为基准电流／电压产生元件的半导体存储器件中、在短时间内设定基准单元的门限，在存储数据的存储单元区中提供一个在不执行写入／擦除操作的检验过程期间保持其初始状态的存储单元，并且，在检验过程期间，在根据保持初始状态的存储单元执行基准单元的验证的同时，执行该基准单元的Ｖｔ设定。
【技术实现步骤摘要】
本专利技术涉及一种非易失性半导体存储器件，诸如EEPROM(电擦除可编程只读存储器)或者闪速存储器，具有用于通过晶体管沟道上的静电电荷量存储数据的存储单元。这些存储器在不被供电时能够保持数据。
技术介绍
利用集成在半导体基层上的元件来存储数据的半导体存储器件，被概括地划分为易失性存储器和非易失性存储器两种，易失性存储器只有被供电时才能保持数据，而非易失性存储器在不被供电时也能保持数据。根据方法或者使用，进一步对这些存储器进行划分。目前，在非易失性存储器中，已经广泛使用能用电写入和擦除的闪速EEPROM。作为用于闪速EEPROM的器件，已知一种浮动存储单元(floating memory cell)，其具有在MOS晶体管的沟道上形成的浮动栅极(floating gate)，浮动栅极的外围通过氧化膜等进行绝缘。这种浮动存储单元改变栅极门限电压(下文中，称为Vt)，用栅极门限电压使MOS晶体管的源极-漏极电流开始流动，通过将电子注入浮动栅极或者使电子从浮动栅极释放，从而存储数据。图19是目前广泛使用的叠层式闪速EEPROM存储单元的剖视图。这里披露了一种晶体管结构，其具有在基层Sub上形成的用于电位控制的浮动栅极FG和控制栅极CG，以及排列在两端的源极S和漏极D。此外，在控制栅极CG与浮动栅极FG之间形成ONO膜，而且，在浮动栅极FG与基层Sub之间形成SiO2膜，该SiO2膜带有少量经热氧化形成的结晶瑕疵。在实际的存储器阵列中，将多个存储单元在垂直和水平方向相继排列在半导体基层上，并通过字线WL、源线或位线，给控制栅极CG、源极S或漏极D提供电位Vg、Vs或Vd。图20示意性地表示常规闪速EEPROM的存储器阵列的外围部分。此外，图21是表示图20的存储器阵列101或基准单元105的内部元件的电路图。如图21所示，存储器阵列101具有多个在垂直和水平方向成阵列形状的存储单元M00至Mnm，并且存储单元的控制栅极与字线WL0至WLn被相对应地连接。每条字线WL0至WLn作为用于水平排列的存储单元的公共节点。例如，存储单元M00、M01、M02…以及M0m的控制栅极与字线WL0相连接。此外，存储单元的漏极与位线BL1至BLm相对应地连接。每条位线BL1至BLm作为用于垂直排列的存储单元的公共节点。例如，存储单元M01、M11、M21…以及Mn1的漏极与位线BL1相连接。此外，这些单元同时还与源线SL0相连接。字线、位线以及源线可以通过图20中所示的行译码器102和列译码器103提供电位。在图21中，与存储单元一样，基准单元R0与字线RWL和源线RSL相连接，当从各存储单元M00至Mnm读出数据时，该基准单元R0产生作为判断基准的电压或电流。此外，基准单元R0还通过位线RBL与读出放大器SA相连接。作为基准单元R0，使用与存储单元相同的非易失性存储器(闪速EEPROM)，而不是CMOS晶体管。通常，作为基准的电压或者电流需要高精度，因此，对于产生作为基准的电压或者电流的基准单元而言，在特性方面允许的偏差范围是窄的。当将CMOS晶体管用作基准单元时，不可避免地出现特性方面的制造偏差。由于用以提高特性偏差的允许范围的现代电路设计，这种偏差会导致产量的减少和芯片面积的增大。与之相反，当使用非易失性存储器时，在检验时通过基准单元的Vt调整，能解决基准单元在特性方面的制造偏差。因此，与上述情形不同，不会发生产量的减少和芯片面积的增大。另外，借助于使用非易失性存储器的基准单元，能对读取电路如读出放大器在特性上的偏差进行调整，因此可以期待更大的操作裕度(operation margin)或规格的加强(enhancement of aspecification)。希望使用类似于存储单元的非易失性存储器作为基准单元，以便降低存储器件的检验成本。对于非易失性存储器的检验，通常执行涉及高温存储的筛选(screening)，以保证数据保持特性。图22是表示对常规存储器的检验流程的示意图。在这种情况下，在设定基准单元的Vt的最优值之后，依次执行写入/擦除/读出检验以及高温存储。此时，因为高温应力(stress)施加于用作基准单元的非易失性存储器，所以使Vt改变。在应力施加之后，为了执行检验，需要对Vt的变化进行矫正(将Vt恢复到检验开始时的设定值)。图23是表示设定和恢复常规存储器件基准单元的初始Vt的方法的流程图。首先测量单元电流，然后，单元电流的测量值与期望电流值不同，将偏压施加于基准单元，以改变基准单元的Vt(下文中，这种操作称为向基准单元内的写入操作)。重复单元电流的测量和写入操作，直至单元电流的测量值达到所期望的单元电流值。当完成初始Vt设定时存储基准单元的电流，以及，在Vt恢复之时，重复单元电流测量和写入操作，直至单元电流的测量值与所存储的电流值相等。此外，JP-A-2004-39075是相关技术的一个实例。然而，如上所述，基准单元的特性应当高度精确，因此需要将基准单元的Vt精确地恢复到在初始设定时的Vt。为此，应当通过在低偏压状态下执行写入操作，并且通过逐步改变Vt重复进行根据基准单元电流的验证。通常，因为用于电流的测量花费许多时间，所以电流测量重复多次会导致在检验时间和生产成本方面的增加。本专利技术的一个目的是，减少在检验过程期间反复执行的Vt恢复所需要的时间。进一步地，本专利技术的另一目的是减少用于基准单元的初始Vt设定所需要的时间。
技术实现思路
为了解决上述问题，在本专利技术的实施方式中，将一个鲁棒(rod end)之后处于初始状态的非易失性存储单元用作基准单元的基准。对于在检验过程期间改变基准单元的门限时的Vt恢复而言，可以排除需要较长检验时间的、通过基准单元电流测量的验证，从而在短时间内能完成基准单元的重复写入操作。所以，能显著地减少检验时间，并能降低成本。附图说明图1是根据本专利技术第一实施方式的存储单元阵列的方框图；图2是根据本专利技术第一实施方式的阵列的结构图；图3A至图3C是表示根据本专利技术第一实施方式Vt分布的图；图4是表示根据本专利技术第一实施方式的基准单元的Vt设定所需元件的图；图5A和图5B是表示根据本专利技术第一实施方式的Vt差测量方法以及基于Vt差测量方法的Vt恢复方法的图； 图6是根据本专利技术第二实施方式的存储单元阵列的方框图；图7是根据本专利技术第二实施方式的阵列的结构图；图8A至图8C是表示根据本专利技术第二实施方式Vt分布的图；图9是表示根据本专利技术第二实施方式的基准单元的Vt设定所需元件的图；图10A和图10B是表示根据本专利技术第二实施方式的Vt恢复方法的图；图11是表示根据本专利技术第二实施方式具有处于特定范围的Vt的存储单元的检查方法的图；图12A至图12C是表示根据本专利技术第三实施方式的Vt分布的图；图13是表示用于根据本专利技术第三实施方式的基准单元的Vt设定所需元件的图；图14A和图14B是表示根据本专利技术第三实施方式的Vt恢复方法的图；图15是表示根据本专利技术第三实施方式的0/1判断结果的比较方法的图；图16A和图16B是根据本专利技术第四实施方式的Vt恢复方法的图；图17是根据本专利技术第五实施方式的存储单元阵列的方框图；图18是表示根据本专利技术第六实施方式的基准单元的Vt设定所需元件的图；图19是常规存储单元器件的结构图本文档来自技高网...
【技术保护点】
一种半导体存储器件，包括：存储单元，每个存储单元具有聚集静电电荷的位置，并且所述存储单元根据该聚集静电电荷的位置的电荷量存储数据；其中，将一个如所述存储单元那样根据聚集静电电荷的位置的电荷量存储数据的存储单元用作第一基准单元 ，当从每个所述存储单元读出数据时，所述第一基准单元产生作为判断基准的电压或电流；提供第二基准单元，当从所述第一基准单元读出数据时，所述第二基准单元产生作为判断基准的电压或电流；以及根据由所述第二基准单元产生的电压或电流，改变 所述第一基准单元的门限。
【技术特征摘要】
JP 2005-4-12 114163/051.一种半导体存储器件，包括存储单元，每个存储单元具有聚集静电电荷的位置，并且所述存储单元根据该聚集静电电荷的位置的电荷量存储数据；其中，将一个如所述存储单元那样根据聚集静电电荷的位置的电荷量存储数据的存储单元用作第一基准单元，当从每个所述存储单元读出数据时，所述第一基准单元产生作为判断基准的电压或电流；提供第二基准单元，当从所述第一基准单元读出数据时，所述第二基准单元产生作为判断基准的电压或电流；以及根据由所述第二基准单元产生的电压或电流，改变所述第一基准单元的门限。2.根据权利要求1所述的半导体存储器件，其中，将一个根据聚集静电电荷的位置的电荷量存储数据的存储单元诸如所述存储单元用作第二基准单元。3.根据权利要求1所述的半导体存储器件，其中，使用多个第二基准单元。4.根据权利要求3...
【专利技术属性】
技术研发人员：椋木敏夫，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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