闪存器件的页面缓冲电路及其编程操作方法技术

一种页面缓冲电路，包括位线选择电路、主寄存器、编程传输电路、临时寄存器和检验传输电路。在编程检验操作期间，该检验传输电路响应传输控制信号通过感测节点将存贮在该临时寄存器中的数据传输至该主寄存器。已确定在先前的编程检验过程中被编程的存储器单元在下一编程检验过程中被再次检验。

【技术实现步骤摘要】

本专利技术涉及闪存器件，且更具体地，涉及一种页面缓冲电路和编程操作方法。
技术介绍
通常，闪存器件的读取和编程操作使用页面缓冲电路来每次执行一个页面。下面将描述相关技术中的页面缓冲电路的构造和操作。图1是相关技术中的闪存器件的页面缓冲电路的示意性电路图。页面缓冲电路10包括位线选择电路11、预充电电路12、第一寄存器13、第二寄存器14、数据输入电路15、数据传输电路16、数据输出电路17、第一检验电路18和第二检验电路19。第一寄存器13包括第一感测电路31、第一锁存电路32以及第一重置电路33。第二寄存器14包括第二感测电路41、第二锁存电路42以及第二重置电路43。下面将简短描述包括页面缓冲电路10的闪存器件的编程操作过程。数据输入电路15从I/O节点YG1接收输入数据Din并将该数据输出到第一锁存电路32。第一锁存电路32存贮输入数据Din并将所存贮的数据作为编程数据输出。预充电电路12响应预充电控制信号PRECHb将感测节点S预充电到设置电压。其后，数据传输电路16将编程数据输出到感测节点S。位线选择电路11将从感测节点S接收的编程数据输出到连接到所选择的位线(例如BLe1)的存储器单元(未示出)。结果，当编程电压施加到存储器单元的栅极时，编程数据被编程到存储器单元中。在存储器单元已被编程之后，使用编程检验过程来确定存储器单元是否已被正确地编程。在编程检验过程中，当来自存储器单元的读取数据传输到感测节点S时，第一寄存器13感测读取数据并保存感测数据。第一检验电路18响应感测数据产生检验信号VF1。其后，图1中所示的外部控制电路(未示出)根据检验信号VF1的逻辑值确定存储器单元是否已被正确地编程。如果存储器单元尚未被正确地编程，则存储器单元被重编程。当存储器被重编程时，在先前的编程检验过程中，具有与输入数据Din相同的逻辑值的感测数据被存贮在第一寄存器13中。因此，第一寄存器13将感测数据作为编程数据输出。结果，存储器单元被编程。同时，如果存储器单元已在编程检验过程中被正确地编程，则存贮在第一寄存器13中的感测数据的逻辑值与输入数据Din的逻辑值不同。换句话说，在编程检验过程中，当第一寄存器13感测来自存储器单元的读取数据时，在先前的编程过程中存贮在第一寄存器13中的数据(即，输入数据Din)的逻辑值被取反。因此，当编程操作在除了存储器单元(下文中称为“第一存储器单元”)以外的剩余的存储器单元(下文中称为“第二存储器单元”)上执行时，第一寄存器13将在先前的编程检验过程中被取反的数据(即，具有与输入数据Din的逻辑值‘0’不同的逻辑值‘1’的感测数据)作为编程禁止数据输出。结果，第一存储器单元的编程被禁止。其后，当再次执行编程检验过程时，存贮在第一寄存器13中的被取反的数据的逻辑值‘1’保持原样，而不考虑从第一存储器单元所读取的数据值。因此，虽然编程检验过程通常重复地执行，但如果编程检验操作尚未在第一存储器单元上执行，则获得相同的结果。如上所述，在页面缓冲电路10上的编程操作过程中，一旦已确定被正确地编程，编程检验操作和编程操作就不再在存储器单元上执行。然而，在用于编程检验的读操作期间，可能存在此情形即使存储器单元实际上还没有被编程，存贮在第一寄存器13中的数据(即，输入数据Din)被取反。这可能由页面缓冲电路10中的噪声等导致。另一可能性是当被编程的存储器单元的阈值电压基本上与检验电压相同时(即，当存储器单元未被充分地充电时)。在这种情况下，编程检验操作和编程操作不再在其中编程操作尚未完成的存储器单元上执行。因此在编程操作中发生失败。
技术实现思路
本专利技术的一实施例提供了一种闪存器件的页面缓冲电路，其可通过在下一检验过程期间重新检验存储器单元而减少编程失败。根据本专利技术的一方面，提供有页面缓冲电路，其包括位线选择电路、主寄存器、编程传输电路、临时寄存器以及检验传输电路。位线选择电路响应于位线选择信号和放电信号选择至少一对位线中的一个，并且将所选择的位线连接到感测节点。主寄存器响应第一锁存控制信号感测感测节点的电压，并根据感测结果来存贮第一感测数据或者存贮第一或第二输入数据。编程传输电路响应编程控制信号将从主寄存器接收的第一感测数据、第一输入数据或第二输入数据中的任一个输出到感测节点。临时寄存器响应第二锁存控制信号感测该感测节点的电压，并且根据感测结果存贮第二感测数据。检验传输电路在编程检验操作期间，响应传输控制信号通过感测节点将第二感测数据传输到主寄存器。根据本专利技术的另一方面，提供有一种用于闪存器件的页面缓冲编程操作方法，包括如下步骤将输入数据存贮在主寄存器中；通过感测节点将来自主寄存器的输入数据传输到临时寄存器；将存贮在主寄存器中的输入数据作为编程数据传输到所选择的存储器单元，使得输入数据可被编程到所选择的存储器单元中；通过感测节点将来自临时寄存器的输入数据传输到主寄存器，并且基于从所选择的存储器单元读取的读取数据产生指示所选择的存储器单元的编程状态的检验标志，以便检验编程检验。在一个实施例中，闪存器件的页面缓冲电路包括用以根据输入控制信号来存贮第一或第二输入数据的主寄存器，主寄存器耦合至耦合到位线选择电路的感测节点，以根据第一锁存控制信号来存贮感测节点的第一感测数据。在主寄存器与感测节点之间提供编程传输电路，该编程传输电路被配置成在给定的时间接收第一感测数据、第一输入数据或第二输入数据，并且响应编程控制信号将从主寄存器接收的数据之一输出至感测节点。临时寄存器耦合到感测节点，并响应第二锁存控制信号来存贮第二感测数据。检验传输电路在编程检验操作期间，响应传输控制信号通过感测节点将第二感测数据传输到主寄存器。位线选择电路被配置成响应位线选择信号和放电信号来选择第一和第二位线之一，并且将所选择的位线连接到感测节点。在另一实施例中，用于闪存器件中的页面缓冲电路的编程操作方法包括将输入数据存贮在主寄存器中；通过感测节点将来自主寄存器的输入数据传输至临时寄存器；将存贮在主寄存器中的输入数据作为编程数据编程到存储器单元中；通过感测节点将输入数据从临时寄存器转移至主寄存器；基于从存储器单元所读取的数据来产生指示存储器单元编程状态的检验信号；以及通过使用检验信号来确定存储器单元是否已被正确地编程。附图说明当结合附图考虑时，通过参考下面的详细描述，本专利技术的更全面的理解及其许多附带的优点将容易地显而易见，并变得更好理解，附图中同样的参考符号指示相同或相似的部件，其中图1是相关技术中的闪存器件的页面缓冲电路的示意性电路图；图2是根据本专利技术的一实施例的页面缓冲电路和存储器单元阵列的电路图；图3是示出图2中所示的页面缓冲电路的编程操作过程的流程图；图4是关于图2中所示的页面缓冲电路的编程操作的信号的时序图；以及图5是示出根据图2中所示的页面缓冲电路的编程操作过程来编程的存储器单元的阈值电压分布的视图。具体实施例方式参考图2，存储器单元阵列100包括存储器单元MC1至MCK(K是整数)，其共享位线BLe1至BLeN、BLo1至BLoN(N是整数)和字线WL1至WLK。存储器单元MC1至MCK可包括能够存贮1位的单级单元或能够存贮2位的多级单元。存储器单元阵列100进一步包括由漏极选择线DSL所控制的漏极选择晶体本文档来自技高网...

【技术保护点】
一种闪存器件的页面缓冲电路，包括：主寄存器，其用以根据输入控制信号来存贮第一或第二输入数据，所述主寄存器耦合到耦合到位线选择电路的感测节点，以根据第一锁存控制信号来存贮所述感测节点的第一感测数据；编程传输电路，其被提供在所述 主寄存器与所述感测节点之间，所述编程传输电路被配置成在给定的时间接收所述第一感测数据、所述第一输入数据或所述第二输入数据，并且响应编程控制信号将从所述主寄存器接收的数据之一输出至所述感测节点；临时寄存器，其耦合到所述感测节点，并且响 应第二锁存控制信号来存贮第二感测数据；以及检验传输电路，其用以在编程检验操作期间，响应传输控制信号通过所述感测节点将所述第二感测数据传输至所述主寄存器。

【技术特征摘要】
KR 2006-2-8 10-2006-00121571.一种闪存器件的页面缓冲电路，包括主寄存器，其用以根据输入控制信号来存贮第一或第二输入数据，所述主寄存器耦合到耦合到位线选择电路的感测节点，以根据第一锁存控制信号来存贮所述感测节点的第一感测数据；编程传输电路，其被提供在所述主寄存器与所述感测节点之间，所述编程传输电路被配置成在给定的时间接收所述第一感测数据、所述第一输入数据或所述第二输入数据，并且响应编程控制信号将从所述主寄存器接收的数据之一输出至所述感测节点；临时寄存器，其耦合到所述感测节点，并且响应第二锁存控制信号来存贮第二感测数据；以及检验传输电路，其用以在编程检验操作期间，响应传输控制信号通过所述感测节点将所述第二感测数据传输至所述主寄存器。2.如权利要求1的页面缓冲电路，其中所述位线选择电路被配置成响应位线选择信号和放电信号来选择第一和第二位线之一，并且将所述选择的位线连接到所述感测节点。3.如权利要求1的页面缓冲电路，其中在编程操作期间，所述编程传输电路响应所述编程控制信号，将从所述第一感测数据、所述第一输入数据和所述第二输入数据中所选择的一个作为编程数据输出至所述感测节点，其中所述临时寄存器感测所述编程操作期间所述感测节点的电压，对应于所述编程数据的逻辑值的电压，并且响应于所述第二锁存控制信号根据所述感测节点的电压来存贮所述第二感测数据，以及其中，所述第二感测数据的逻辑值与所述编程数据的逻辑值相同。4.如权利要求1的页面缓冲电路，进一步包括主数据输入电路，其响应所述第一输入控制信号从数据I/O节点接收所述第一或第二输入数据，并将所述第一或第二输入数据输出至所述主寄存器预充电电路，其用以响应预充电控制信号将所述感测节点预充电至给定电压；高速缓冲存储器寄存器，其用以响应第三锁存控制信号感测所述感测节点的所述给定电压，并且根据所述感测结果存贮第三感测数据或者存贮第三或第四输入数据；高速缓冲存储器数据输入电路，其用以响应第二输入控制信号将通过所述数据I/O节点接收的所述第三或第四输入数据输出至所述高速缓冲存储器寄存器；数据输出电路，其用以响应读控制信号将从所述主寄存器或所述高速缓冲存储器寄存器接收的所述第一或第三感测数据作为输出数据输出至所述数据I/O节点；主检验电路，其用以响应所述第一感测数据将第一检验信号输出；以及高速缓冲存储器检验电路，其用以响应所述第三感测数据将第二检验信号输出。5.如权利要求4的页面缓冲电路，其中所述编程传输电路响应所述编程控制信号将从接收自所述主寄存器的所述第一感测数据、所述第一输入数据和所述第二输入数据中所选择的一个输出至所述感测节点，并且将从接收自所述高速缓冲存储器寄存器的所述第三感测数据、所述第三输入数据和所述第四输入数据中所选择的一个输出至所述感测节点。6.如权利要求4的页面缓冲电路，其中所述主寄存器包括感测电路，其用以响应所述第一锁存控制信号感测所述感测节点的电压并产生所述第一感测数据；锁存电路，其用以将通过第一节点接收的所述第一感测数据锁存，或者将通过所述第一节点或第二节点从所述主数据输入电路接收的所述第一或...

【专利技术属性】
技术研发人员：郑畯燮，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]