大存储器有效地址测试法制造技术

为了允许更换预先确定的一定量的有缺陷的存储矩阵模块，在存储器设计时，每个插卡上有一些备份。由于错误校正码逻辑提供了双倍的位校正，在一个插卡上可以校正一些位错误，在双卡上可以校正大量的位错误，而双卡所校正的位错小于单卡上校正的位错的两倍。因此，地址测试图形产生的差别将大于存储在被测地址的数据与存储在地址线发生故障时可能存储地址的数据之间位的差别的个数。（*该技术在2008年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种大存储矩阵地址线故障测试方法，其实现步骤有下列特征：写第一个位图形到第一个存储器地址，这个地址包含被测位为１；写第二个位图形到第二个存储器地址，这个地址包含被测位为Ｏ；从上述两个地址读数据；检查数据永久性错误的位个数，与 预先确定的个数比较；对上述地址每一位重复上述操作，直到所有的地址线都测试完；写上述第一个位图形到上述第二个存储器地址，这个地址包括被测位为Ｏ；写上述第二个位图形到上述第一个存储器地址。这个地址包括被测位为１；从上述两个地址读 数据；检查数据永久性错误的位个数，与预先确定的个数比较；对上述地址每一位重复上述操作，直到所有的地址线都测试完。

【技术特征摘要】
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【专利技术属性】
技术研发人员：凯文约翰阿什，杰克哈维德伦博格，雷蒙德朗尼帕森斯，
申请(专利权)人：国际商用机器公司，
类型：发明
国别省市：US[美国]