【技术实现步骤摘要】
本专利技术涉及半导体存储器阵列，更准确地说，涉及具有能够增加位线间间距的位线结构的半导体存储器阵列。一般说来，半导体存储器件包括多条位线，多个读出放大器，多条字线和多个存储器单元。然而，由于半导体存储器件趋向于包含更多的存储单元，所以使相应各线之间的间距随之减小。换言之，如减小位线之间的间距，读出放大器之间的间距也减小，那么，读出放大器的布局就很困难。此时，半导体存储器件的小型化由于该存储器件精细布线使得这种半导体存储器件的制造更为复杂和困难。附图说明图1中，将常规存储器单元阵列、成对位线连接到每一条位线上。参考图1，由于读出放大器的个数和存储器容量的大小成比例，所以，位线和从读出放大器引出的线路之间的连线的寄生电容随着存储器容量的增加而增加。该寄生电容的增加使读出放大器的工作速度减慢，从而推延了存取时间。因此，本专利技术的一个目的是提供一种增加位线之间的间距和读出放大器之间的间距的布局方法，使得很容易完成半导体存储器件的制造。本专利技术的另一目的是提供一种能够减少读出放大器个数的半导体存储器阵列。按照本专利技术的一个方面，本专利技术的半导体存储器阵列包括多...
【技术保护点】
一种具有多条位线以及与所述成对位线相连的多个读出放大器的半导体存储器阵列，其特征在于：将所述读出放大器划分为多组，每一个所述读出放大器连接到一对所述位线，奇数对的所述位线连接到奇数的读出放大器组，而偶数对的所述位线连接到偶数的读出放大器 组。
【技术特征摘要】
KR 1989-12-30 20604/891.一种具有多条位线以及与所述成对位线相连的多个读出放大器的半导体存储器阵列，其特征在于将所述读出放大器划分为多组，每一个所述读出放大器连接到一对所述位线，奇数对的所述位线连接到奇数的读出放大器组，而偶数对的所述位线连接到偶数的读出放大器组。2.一种具有多条位线以及与所述成对位线相连的多个读出放大器的半导体存储器阵列，其特征在于将所述读出放大器划分为多组，每一个所述读出放大器连接到一对所述位线，奇数对的所述位线连接到所述偶数的读出放大器组，而偶数对的所述位线连接到所述奇数的读出放大器组。3.一种具有多对位线和多个读出放大器的半导体存储器阵列，其特征在于在两对所述位线的每一侧设置两个一对的所述读出放大器中的一个，将两个读...
【专利技术属性】
技术研发人员：赵秀仁，徐东一，黄泓善，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]
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