【技术实现步骤摘要】
本专利技术涉及半导体存储器件，更准确地说，虽然不是专门涉及在多位并行测试中使用不同操作模式的半导体存储器件，却涉及为正常操作所用的操作模式的半导体存储器件。最近，由于半导体存储器件和存储阵列在精密度和增加存储单元密度两个方面都有了很大的进步，为检验这种存储器件的测试处理时间已增大到大量浪费工作电流以及使效率降低的程度。由于低效率要求每个芯片中有更多冗余的存储器阵列，使半导体存储芯片的制造成本增加。为了减小对已知半导体存储器件持续的测试处理时间，通过使用并行测试技术对位组同时寻址。例如，可在1兆字节存储器件中使用一个4位组来执行并行测试;在4兆字节存储器件中使用一个8位组来执行并行测试;在16兆字节存储器件中使用16位或更多位的组执行并行测试。一般而言，为执行多位并行测试，半导体存储器件必须能够存取多个位。一种途径是通过增加同时选定的存储器单元的列数来改进并行测试性能。存取多个位的一种已知方法是增加耦合在位线和I/O线之间的晶体管个数并在测试时一起激活。在这种情况下，这些晶体管为单列地址译码器、耦合到载有列地址译码器输出信号的列选择线的晶体管的各个栅极所控制。...
【技术保护点】
一种半导体存储器件，包含有：第一和第二套中的存储器单元的阵列，第一和第二套中的多条行或列线，它们与各自所述的存储器单元相连接，用于启动所述第一套线路的第一列译码装置，用于启动所述第二套线路的第二列译码装置，其中，在第一模式下，将所述第一和第二套线路安排成一组、响应输入到两个所述列译码装置的信号而同时被启动，而在第二模式下，将所述第一和第二套线路安排成独立地响应输入到各自所述列译码装置的信号而被启动。
【技术特征摘要】
KR 1989-12-29 20103/891.一种半导体存储器件，包含有第一和第二套中的存储器单元的阵列，第一和第二套中的多条行或列线，它们与各自所述的存储器单元相连接，用于启动所述第一套线路的第一列译码装置，用于启动所述第二套线路的第二列译码装置，其中，在第一模式下，将所述第一和第二套线路安排成一组、响应输入到两个所述列译码装置的信号而同时被启动，而在第二模式下，将所述第一和第二套线路安排成独立地响应输入到各自所述列译码装置的信号而被启动。2.根据权利要求1所述的半导体存储器件，其特征在于还包含第一和第二套的多个选通装置，将每个选通装置安排成响应来自各自的所述列译码装置的信号而连接各自所述线路和相应数据线路之间的信号通道。3.根据权利要求1或2所述的半导体存储器件，其特征在于将所述半导体存储器件安排成在所述第一模式下执行并行测试操作。4.根据权利要求1、2或3所述的半导体存储器件，其特征在于所述第二套存储器单元，所述第二套线路及第二列译码装置一起构成至少部分的...
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