内源电压发生电路制造技术

一种产生加到半导体存储器存储元件上的内源电压的电路，包括：基准电压发生电路，用以产生基准电压；比较器，用以比较内源电压与基准电压；激励器，用以在比较器的控制下将外源电压激励成内源电压；低基准电压发生电路，用以在外源电压低于基准电压时产生控制信号使激励器完全导通，从而所述低基准电压发生电路的控制信号防止激励器接收比较器的输出信号，以便将外源电压加到存储器的存储元件上。（*该技术在2013年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器，更具体地说涉及半导体存储器中的内源电压发生电路。随着半导体存储器的高度集成化，装设在存储器中的存储元件逐步趋向小型化。因此，若加到存储器上的外电压没有调节好，可能会形成强电场，使存储器受到应力的作用从而破坏存储元件。16兆位级以上的半导体存储器应采用内电压发生电路来产生内电压，从而使外电压的电平降到存储器工作电压电平。举例说，16兆位级以上的半导体存储器应采用通过将5伏外电压降压而得到的通常4伏电压。附图说明图1示出了现有技术的外源电压发生电路，该电路有一个用以产生基准电压Verf的基准电压发生电路100、一个用以将内源电压int.Vcc与基准电压Vref加到比较的比较器200、一个用以在比较器200的控制下将外电压ext.Vcc激励成外源电压int.Vcc的激励器90、和接触基准电位差发生电路(burn-inreferencevoltagegenertingciruit)300。内源电压int.Vcc被加到存储器的存储元件和比较器200的NMDS(n型金属氧化物半导体)晶体管N2上。若内源电压int.Vcc在存储元件消耗功率的情况下降到基准电压Vref以下，则比较器200输出信号G1的电平下降，使激励器90完全完全导通，从而补偿内源电压int.Vcc的下降。另一方面，若内源电压int.Vcc上升到基准电压Vref以上，则比较器200的输出信号G1增加，于是使激励器90截止，从而使内源电压int.Vcc下降到基准电压Vref。若外源电压ect.Vcc的电压电平高于接触基准电位差，则接触基准电位差发生电路300产生逻辑“高”态的输出信号G3，通过倒相器I1和I2从而使传输栅N4和P3截止，并使下拉晶体管导通，从而使外源电压ext.Vcc通过激励器90加到存储器上。在此情况下，由于传输栅N4和P3截止，比较器200的输出信号G1不影响加到激励器90的栅极上的信号G2。这种传统的内源电压发生电路中，若外源电压ext.Vcc的电压电平低于基准电压Vref的电压电平，则传输栅N4、P3导通，从而使比较器的输出信号G1对激励器90起作用。因此，当内源电压int.Vcc因存储器所产生的峰值电流而变化时，电压G2发生变化，使内源电压int.Vcc即刻降到外源电压以下，从而使存储元件的操作速度慢下来，进而引起误操作。本专利技术的目的是提供一种内源电压发生电路，用以在外源电压低于基准电压电平时直接给半导体存储器的存储元件提供外源电压。本专利技术的另一个目的是提供一种内源电压发生电路，用以防止存储元件的操作速度因内源电压瞬时下降而下降。本专利技术用以产生加到半导体存储器存储元件的内源电压的内源电压发生电路包括一个基准电压发生电路，用以产生基准电压;一个比较器，用以将内源电压与基准电压进行比较;一个激励器，用以在比较器的控制下将外源电压激励成内源电压;和一个低基准电压发生电路，用以在外源电压的电压电平低于基准电压的电压电平时产生控制信号使激励器完全导通，因而低基准电压发生电路的控制信号防止激励器接收比较器的输出信号，以便将外源电压加到存储器的存储元件上。图1是传统的内源电压发生电路的原理图。图2是本专利技术的内源电压发生电路的原理图。图3是图2低基准电压发生电路的原理图。参看图2其中，基准电压发生电路100用以产生基准电压Vref;比较器200用以将内源电压int.Vcc与基准电压Vref进行比较;激励器90用以在比较器在200的控制下将外源电压ext.Vcc激励成内源电压int.Vcc;接触基准电位差发生电路300用以产生输出信号G3，以防止激励器90接收比较器的输出信号G1并使激励器90完全导通;低基准电压发生电路400用以产生控制信号以防止激励器90接收来自比较器的输出信号，并使激励器90在外源电压ext.Vcc的电压电平低于基准电压的电压电平时完全导通。接触基准电位差发生电路300产生逻辑“高”态的输出信号G3，使传输栅N4和P3截止，从而使逻辑“低”态的信号G2加到激励器90的栅极上。于是激励器90导通，从而使外源电压ext.Vcc直接加到存储元件上。当外源电压ect.Vcc的电压电平低于基准电压Vref的电压电平时，低基准电压发生电路400产生逻辑“低”态的输出信号。低基准电压发生器400的输出信号借助于倒相器I4转变成逻辑“高”态的信号G4。这样，“或非”门NOR1的输出信号处于逻辑“低”态”，于是使传输栅N4和P3截止。此外，逻辑“高”态的信号G4使下拉晶体管N6导通，于是G2的电压电平处于地电压电平，因而激励器90完全导通，从而将外源电压ext.Vcc加到存储器的存储元件上。与此同时，传输栅N4和P3截止，防止激励器90接收比较器200的输出。这样，使外源电压ext.Vcc即使在内源电压int.Vcc的电压电平低于基准电压Vref的电压电平时也稳定地加到存储元件上，从而妥善地维持存储器的操作速度。图3示出了内源电压发生电路中的低基准电压发生电路400。若电压Vref恒定，则具有二极管特性的PMOS(P型金属氧化物半导体)晶体管P14和P15的大小和电阻器R的阻值可以调节得使节点ND1按其分压而处在所要求的电压电平。当加上外源电压ext.Vcc时，节点ND1的电压电平在等于电压Vref的电压电平之后，就变成低于电压Vref的电压电平。这样，逻辑“低”态的输出信号Vout通过图2中的倒相器I4转变成逻辑“高”态的输出信号G4。因此，当外源电压的电压电平高于基准电压的电压电平时，本专利技术的电路就把预定电压电平的内源电压加到存储元件上。另一方面，在外源电压的电压电平低于基准电压的电压电平时，外源电压就直接加到存储元件上，从而改善了操作速度。本文档来自技高网...

【技术保护点】
一种根据接收的给定外源电压而产生用以加到半导体存储器的存储元件上的内源电压的电路，其特征在于包括：第一基准电压发生装置，用以产生基准电压；比较装置，用以将所述内源电压与所述基准电压进行比较；激励装置，用以在所述比较装置的控制下将外源电压激励成内源电压；和第二基准电压发生装置，用以在所述外源电压的电压电平低于所述基准电压的电压电平时产生控制信号，使所述激励装置完全导通；从而，所述第二基准电压发生装置的所述控制信号防止所述激励装置接收所述比较装置的输出信号，从而将所述外源电压加到所述存储元件上。

【技术特征摘要】
KR 1992-3-31 5350/921.一种根据接收的给定外源电压而产生用以加到半导体存储器的存储元件上的内源电压的电路，其特征在于包括第一基准电压发生装置，用以产生基准电压；比较装置，用以将所述内源电压与所述基准电压进行比较；激励装置，用以在所述比较装置的控制下将外源电压激励成内源电压；和第二基准电压发生装置，用以在所述外源电压的电压电平低于所述基准电压的电压电平时产生控制信号，使所述激励装置完全导通；从而，所述第二基准电压发生装置的所述控制信号防止所述激励装置接收所述比较装置的输出信号，从而将所述外源电压加到所述存储元件上。2.如权利要求1所述的电路，其特征在于，所述第二基准电压发生装置的所述输出信号的状态随所述外源电压的电压电平而变化。3.如权利要求2所述的电路，其特征在于，所述第二基准电压发生装置最好至少具有一个电压比较器和分压器。4.一种根据接收的给定外源电压...

【专利技术属性】
技术研发人员：徐英豪，金奭斌，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]