DRAM及在其中使用的方法，集成电路和电池供电的装置制造方法及图纸

有ＤＲＡＭ的集成电路的各个方面被揭示出来。在一个实施方案中，集成电路包括ＤＲＡＭ，后者（１）预先将位线充电到朝两种存储单元逻辑状态中较弱的状态偏置的电压，（２）有选择地以减少刷新数据所需要的功率的反转形式储存这样的数据（在至少一个实施方案中），（３）将数据保持在感觉／锁存电路中并且把这样的电路用作减少存储单元的存取频率并借此减少存储器存取时间的超高速缓存形式，和（４）由使用较低功率的交替操作模式的电路提供基准（例如，Ｖ↓［ＰＰ］）（例如，ＤＲＡＭ处在待机条件下）。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及有动态随机存取存储器(DRAM)的集成电路。本专利技术的现有技术许多电子器件使用各种不同类型的数字存储器。静态随机存取存储器(SRAM)是一种类型。在SRAM中，存储单元使用这样设计的有源器件，以致只要静态随机存取储存器被供电该器件就被连续供电并且保存它们的逻辑状态。另一种类型被称为动态随机存取存储器(DRAM)。在DRAM中，每个存储单元中的信号必须被时不时地被恢复(在本文中称之为“刷新”)，以便不失去逻辑状态。这是因为各种不同的因素能引起被储存的信号漂移。例如，有源器件(例如，MOSFET)通常在DRAM中被用来存取存储单元。由与这些器件相关联的各种寄生现象引起的和/或来自各种其它来源的漏电流能引起被储存的信号随着时间逝去降级。变化的方向取决于漏电流的方向，后者在很大程度上取决于用来存取存储单元的有源器件的类型。如果N-沟道MOSFET被用来存取存储单元，那么漏电流的方向通常是朝向VSS。如果P-沟道MOSFET被使用，那么漏电流的方向是朝向VDD。未加抑制的这些效果将随着时间逝去引起这样大的漂移，以致信号的逻辑状态被失去，即，信号从表现第一逻辑状态的水平变化到表现第二逻辑状态的水平。附图说明图1展示发生在使用N-沟道MOSFET存取存储单元的DRAM中的漂移和刷新的例子。存储单元在高逻辑状态的信号和存储单元在低逻辑状态信号都被展示出来。在这种DRAM中，在高逻辑状态下的存储单元被刷新到0.8VDD。在低逻辑状态下的存储单元被刷新到0.2VDD。人们能够看到两种信号都随着时间逝去逐渐减少。就表现低逻辑状态的信号而论，这种减少不产生问题，因为这种减少使电压变得更接近零位，即，更接近低逻辑状态的理想电压。然而，对于要表现高逻辑状态的信号，这种减少能产生问题。这是因为在不刷新的情况下随着时间逝去，电压最终将达到低电压状态。因为低逻辑状态随着时间逝去变得“更强壮”(即，电压变得更接近用于低逻辑状态的理想电压)，所以在本文中称之为“比较强壮的逻辑状态”。因为高逻辑状态随着时间逝去变得“更微弱”(即，电压变得离用于高逻辑状态的理想电压更远)，所以称之为“比较弱的逻辑状态”。刷新通常是通过被称为“读出和反写操作”的操作完成的。请注意一对数据线(往往称之为“位线”，或BL和NOT BL)通常被用于存储单元的读出和/或写入。位线之一被用来通过存取器件连接到存储单元上。另一个位线被用作基准信号。图2展示被普遍用于读出和反写操作的信号时间安排。该操作有三个阶段(1)预先充电阶段(通常是在地址被解码的时候完成的)、(2)电荷分享阶段，在该阶段中存储单元被接到位线之一上并且与它分享电荷以及(3)锁存阶段，在该阶段中存储单元的逻辑状态被读出(即，被检测)、锁定并且被反写到存储单元之中。这三个阶段在下面将予以进一步的讨论。然而，人们首先应该注意，位线BL被展示用接近VDD的电压开始预先充电阶段，而位线NOT BL被展示用接近零伏特的电压开始预先充电阶段。这假定早先的读出和反写操作导致在BL上的高逻辑状态和在NOT BL上的低逻辑状态。人们应该承认并非总是这种情况。在一些例证中，早先的读出和反写操作导致在BL上的低逻辑状态和在NOT BL上的高逻辑状态。在这样的例证中，BL用接近零伏特的电压开始预先充电阶段，而NOT BL用接近VDD的电压开始预先充电阶段。请注意存储单元被展示以对应于高逻辑状态的大约0.7VDD的电压为起点。在预先充电阶段中，每条位线都被预先充电到中值电压(midrail voltage)，即1/2VDD。这用来准备从存储单元读出数据的位线。预先充电到1/2VDD取消对已被普遍地用在较早的NMOSDRAM中的基准单元的需要。请注意存储单元的电压在预先充电阶段不改变。在电荷分享阶段中，BL被接到存储单元上。这引起位线BL与存储单元分享电荷，这引起BL上的电压变化(被展示成小幅度增加)。这种变化通常比较小(例如100毫伏，因为位线的电容通常比存储单元的电容大得多)。变化的方向取决于存储单元的逻辑状态。如果存储单元具有高逻辑状态，变化是正的(如图2所示)。如果存储单元具有低逻辑状态，变化是负的(例如，电压在0.2VDD到零伏特的范围中)。一旦电荷分享阶段被完成，存储单元的逻辑状态就能通过将位线BL上的电压与位线NOT BL上的电压进行比较确定下来。如果位线BL的电压高于位线NOT BL的电压，那么存储单元处在高逻辑状态。如果位线BL的电压低于位线NOT BL的电压，那么存储单元处在低逻辑状态。在这个例证中，位线BL上的电压高于位线NOT BL上的电压，从而表示存储单元已处在高逻辑状态。假如存储单元处于低逻辑状态，那么存储单元的电压就会低于基准单元的电压，而且BL上的减少就会大于NOT BL上的减少。锁存阶段被用来(基于位线BL、NOT BL上的电压)测知和锁存存储单元的逻辑状态和恢复存储单元中的信号。在锁存阶段中，BL在操作上保留对存储单元的连接。在两个电压中电压较高的位线(在这个例证中是BL)被向高(例如，朝VDD)驱动。在两个电压中电压较低的位线(这个例证中的NOT BL)被向低(例如，朝零)驱动。在锁存阶段结束的时候，BL上的电压指示存储单元的逻辑状态。随着位线BL被向高(或低)驱动，存储单元中的信号被恢复。DRAM传统上是以专用的集成电路(ICs)的形式提供的。这样的集成电路通常与一个或多个其它的集成电路一起合并成一个电子器件，例如，用于数字信息处理器的IC、用于模/数转换器的IC等。然而，为了减少电子器件的尺寸、速度、成本和/或功率需求，人们已努力把DRAM存储器(尤其是高密度数字DRAM存储器)和其它的功能带到单一的IC之上。已与其它功能一起被嵌入IC的数字存储器通常称为“嵌入式”存储器。现在有改善嵌入式DRAM的愿望，例如减小尺寸、增大密度、提高存取速度、降低成本、提高产量和可信度和/或降低功率需求(例如，在运行模式中和/或在待机模式中)。设计者面对实现这些目标的各种挑战。一些挑战与刷新存储单元的需要有关。例如，即使系统和DRAM处在待机模式中，存储单元也必须被刷新(例如，DRAM被供电以保存数据，但是并非是可存取的)。因为存储单元必须被刷新，所以刷新电路继续操作和消耗功率，甚至在待机模式中。对待机功率的冲击可能是重要的，尤其是在电子器件可用的能源有限的情况下。这对于小型的电池供电的电子器件(例如，手持移动电话)的情况尤为重要。在待机模式中高刷新功率的一个理由是许多刷新电路使用一个电荷抽运泵。这些电荷抽运泵是为了处理在运行模式(即，正常的操作模式)中遇到的高负荷按惯例定型的，因此在待机模式中需要与在运行模式中同样多的功率。除此之外，当存储单元被刷新的时候，存储单元通常不是可存取的(对于处理器)。这种不可存取性能使需要存取存储单元中的数据的处理器停顿。请注意存储单元的电时间常数限制信号能多快地被刷新。另外，请注意随着DRAM变得更小和更密集，电时间常数往往增加。如同百分之一那样小的停顿率对于系统性能可以有重大的影响。另外，存在一些其它的挑战。例如，为了减少存储周期时间，缩短反写(锁存)阶段的持续时间是共同的。然而，这通常意味着锁存阶段持续得不够长，不足以使存储单元中的电压达到本文档来自技高网...

【技术保护点】
一种包括有预先充电状态的读出模式的动态随机存取存储器（ＤＲＡＭ），其中包括：有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，其中逻辑状态之一比另一个逻辑状态弱；众多逻辑电路，其中 至少一个包括ＣＭＯＳ逻辑；众多用来对至少一个存储单元子集读和写数据的位线；和在预先充电状态下将至少一条位线预先充电到朝较弱的逻辑状态偏置的预定电压的电路。

【技术特征摘要】
US 2001-6-11 60/297,421;US 2002-4-11 10/120,6501.一种包括有预先充电状态的读出模式的动态随机存取存储器(DRAM)，其中包括有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，其中逻辑状态之一比另一个逻辑状态弱；众多逻辑电路，其中至少一个包括CMOS逻辑；众多用来对至少一个存储单元子集读和写数据的位线；和在预先充电状态下将至少一条位线预先充电到朝较弱的逻辑状态偏置的预定电压的电路。2.根据权利要求1的DRAM，其中预先充电电路包括在位线之一和电源电压之间耦合的晶体管。3.根据权利要求1的DRAM，其中如果较弱的逻辑状态是逻辑高电平状态，那么预先充电电路包括接在至少一个位线和电源电压之间的正偏晶体管，而如果较弱的逻辑状态是逻辑低电平状态，那么预先充电电路包括在至少一个位线和电源电压之间耦合的反偏晶体管。4.根据权利要求1的DRAM，其中众多组合逻辑电路包括用来指示一个或多个存储单元的解码器电路，而且DRAM进一步包括有与解码器电路耦合的控制输入并且在被指示的存储单元和众多位线之一之间耦合的存取晶体管，该存取晶体管的类型选自N型沟道FET和P型沟道FET。5.根据权利要求4的DRAM，其中如果存取晶体管是N型沟道FET，那么预定电压是等于或大于VDD-VTH，如果存取晶体管是P型沟道FET，那么预定电压小于或等于VTH。6.根据权利要求4的DRAM，其中如果存取晶体管是N型沟道FET，那么预定电压实质上等于VDD，如果存取晶体管是P型沟道FET，那么预定电压实质上等于VSS。7.根据权利要求1的DRAM，进一步包括与位线耦合并且输出指示被读出的存储单元的逻辑状态的信号的测知电路。8.根据权利要求1的DRAM，其中测知电路包括CMOS逻辑电路。9.根据权利要求1的DRAM，其中存储空间被安排成一个行和列的矩阵。10.根据权利要求4的DRAM，其中存储空间包括基准单元。11.一种集成电路，其包括根据权利要求1的嵌入DRAM。12.根据权利要求11的集成电路，进一步包括数字信息处理器。13.一种电池供电的装置，其有根据权利要求11的集成电路。14.根据权利要求13的电池供电的装置，其中集成电路进一步包括数字信息处理器。15.一种包括有预先充电状态的读出模式的动态随机存取存储器(DRAM)，其中包括有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，其中逻辑状态之一比另一个逻辑状态弱；众多逻辑电路，其中至少有一个包括CMOS逻辑电路；众多用来对至少一个存储单元子集读和写数据的位线；和用来将至少一条位线预先充电到在预先充电状态中朝较弱的逻辑状态偏置的预定电压的装置。16.根据权利要求15的DRAM，其中预先充电装置包括在位线之一和电源电压之间耦合的晶体管。17.根据权利要求15的DRAM，其中如果较弱的逻辑状态是逻辑高电平状态，那么用来预先充电的装置包括在至少一条位线和电源电压之间耦合的正偏晶体管，而且如果较弱的逻辑状态是逻辑低电平状态，那么用来预先充电的装置包括在至少一条位线和电源电压之间耦合的反偏晶体管。18.根据权利要求15的DRAM，其中组合逻辑电路包括众多用来指示一个或多个存储单元的解码器电路，而且DRAM进一步包括有与解码器电路耦合的控制输入并且被耦合在被指示的存储单元之一和众多位线之一之间的存取晶体管，存取晶体管的类型选自N型沟道FET和P型沟道FET。19. 根据权利要求18的DRAM，其中如果存取晶体管是N型沟道FET，那么预定电压等于或大于VDD-VTH，而且如果存取晶体管是P型沟道FET，那么预定电压小于或等于VTH。20.根据权利要求18的DRAM，其中如果存取晶体管是N型沟道FET，那么预定电压实质上等于VDD，而且如果存取晶体管是P型沟道FET，那么预定电压实质上等于VSS。21.根据权利要求15的DRAM，进一步包括与位线耦合并且输出指示被读出的存储单元的逻辑状态的信号的测知电路。22.根据权利要求15的DRAM，其中测知电路包括CMOS逻辑电路。23.根据权利要求15的DRAM，其中存储空间被安排成行和列的矩阵。24.根据权利要求18的DRAM，其中存储空间包括基准单元。25.一种供在存储空间有众多存储单元的CMOS DRAM中使用的方法，其中至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，逻辑状态之一比另一个逻辑状态弱，而且进一步有众多用来对至少一个存储单元子集读和写数据的位线，该CMOS DRAM包括具有预先充电状态的读出模式，该方法包括将至少一条位线预先充电到在预先充电状态中朝较弱的逻辑状态偏置的预定电压。26.根据权利要求25的方法，其中预先充电包括至少使位线之一与电源电压耦合。27.根据权利要求25的方法，其中DRAM接受第一电源电压和第二电源电压，第一电源电压具有比第二供应电压高的电位，而且如果比较弱的逻辑状态是逻辑高电平状态，那么预先充电包括使至少一条位线与第一供应电压耦合，而且如果比较弱的逻辑状态是逻辑低电平状态，那么预先充电包括使至少一条位线与第二电源电压耦合。28.根据权利要求25的方法，其中众多组合逻辑电路包括用来指示一个或多个存储单元的解码器电路，而且其中DRAM进一步包括有与解码器电路耦合的控制输入并且被接在被指示的存储单元之一和众多位线之一之间的存取晶体管，存取晶体管的类型选自N型沟道FET和P型沟道FET。29.根据权利要求28的方法，其中如果存取晶体管是N型沟道FET，那么预定电压等于或大于VDD-VTH，而且如果存取晶体管是P型沟道FET，那么预定电压小于或等于VTH。30.根据权利要求28的方法，其中如果存取晶体管是N型沟道FET，那么预定电压实质上等于VDD，而且如果存取晶体管是P型沟道FET，那么预定电压实质上等于VSS。31.根据权利要求25的方法进一步包括测知至少一条位线上的信号和提供指示被读出的存储单元的逻辑状态的信号。32.根据权利要求25的方法，其中测知包括将至少一条位线提供给至少一个CMOS逻辑电路。33.根据权利要求25的方法，其中存储空间被安排成行和列的矩阵。34.根据权利要求28的方法，其中存储空间包括基准单元。35.一种集成电路，其中包括接受输入数据并且作为对反转控制信号的反应有选择地以反转形式或非反转形式储存数据的动态随机存取存储器(DRAM)。36.根据权利要求35的集成电路，其中DRAM包括产生反转控制信号的电路。37.根据权利要求35的集成电路，其中DRAM接收反转控制信号。38.根据权利要求35的集成电路，其中DRAM取回储存的数据，而且如果数据是以反转形式储存的，那么DRAM将再次反转该数据，以使数据回到它的最初形式。39.根据权利要求3 5的集成电路，其中DRAM包括有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号；以及对输入数据和反转控制信号作出响应产生将被储存在存储空间中的数据的电路，将被储存的数据如果反转控制信号被断言则具有关于输入数据的反转形式，如果反转控制信号未被断言则具有关于输入数据的非反转形式。40.根据权利要求35的集成电路，其中所述电路进一步接受从存储空间取回的数据并且基于反转控制信号的逻辑状态以反转形式或非反转形式输出取回的数据。41.根据权利要求39的集成电路，其中存储空间有众多可单独寻址的存储器部分，而且电路备有众多反转控制信号，每个反转控制信号与众多可单独寻址的存储器部分中各自的一个存储器部分相关联。42.根据权利要求41的集成电路，其中DRAM至少储存众多反转控制信号之一。43.根据权利要求3 5的集成电路，进一步包括众多用来对至少一个存储单元子集读和写数据的位线；以及在预先充电状态中将众多位线之中的两条预先充电到预定电压的电路，在电荷分享操作状态中二条位线之一与基准分享电荷，二条位线中的另一条与存储单元共享电荷，而在锁存和反写操作状态中，使反写到与用于存储单元的至少一种逻辑状态的基准分享电荷的位线终止。44.根据权利要求43的集成电路，其中逻辑状态之一比其它逻辑状态弱，预定电压是朝较弱的逻辑状态偏置的，而且在锁存和反写操作状态中，使反写到独立于存储单元的逻辑状态的基准分享电荷的位线终止。45.一种集成电路，其包括接受输入数据并且包括基于反转控制信号的状态有选择地以反转形式或非反转形式储存数据的装置的动态随机存取存储器(DRAM)。46.根据权利要求45的集成电路，进一步包括用来产生反转控制信号的装置。47.根据权利要求45的集成电路，其中DRAM接收反转控制信号。48.根据权利要求45的集成电路，进一步包括在数据已以反转形式储存的情况下再次反转被储存的数据使数据回到它的最初形式的装置。49.根据权利要求45的集成电路，其中DRAM包括有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，而有选择地存储的装置包括对输入数据和反转控制信号作出响应产生将被储存在存储空间中的数据的装置，将被储存的数据如果反转控制信号被断言则有关于输入数据的反转形式，如果反转控制信号未被断言则有关于输入数据的非反转形式。50.根据权利要求49的集成电路，其中存储空间具有众多可单独寻址的存储部分，而且电路备有众多反转控制信号，每个反转控制信号与众多可单独寻址的存储器部分中各自的一个存储器部分相关联。51.根据权利要求50的集成电路，其中DRAM包括用来至少储存众多反转控制信号之一的装置。52.根据权利要求45的集成电路，进一步包括众多用来对至少一个存储单元子集读和写数据的位线；和在预先充电状态中将众多位线中的两条位线预先充电到预定电压的电路，在电荷分享操作状态中两条位线之一与基准分享电荷，两条位线中的另一条与存储单元分享电荷，而在锁存和反写操作状态中，使反写到与用于存储单元的至少一种逻辑状态的基准分享电荷的位线终止。53.根据权利要求52的集成电路，其中逻辑状态之一比其它逻辑状态弱，预定电压朝较弱的逻辑状态偏置，而且在锁存和反写操作状态中，使反写到与独立于存储单元的逻辑状态的基准分享电荷的位线终止。54.一种在动态随机存取存储器(DRAM)中使用的方法，该方法包括基于反转控制信号的状态有选择地以反转形成或非反转形式储存数据。55.根据权利要求54的方法，进一步包括产生反转控制信号。56.根据权利要求54的方法，进一步包括接受从外部给DRAM的反转控制信号。57.根据权利要求54的方法，进一步包括如果数据已以反转形式储存则再次反转被储存的数据，使该数据回到它的最初形式。58.根据权利要求54的方法，其中DRAM包括有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号，而有选择地储存包括产生将被储存在存储空间中的数据，将被储存的数据如果反转控制信号被断言则有关于输入数据的反转形式，如果反转控制信号未被断言则有关于输入数据的非反转形式。59.根据权利要求58的方法，其中存储空间有众多可单独寻址的存储器部分，该方法进一步包括接收众多反转控制信号，其中每个反转控制信号与众多可单独寻址的存储器部分中各自的一个存储器部分相关联。60.根据权利要求59的方法，进一步包括至少储存众多反转控制信号之一。61.根据权利要求54的方法，其中DRAM进一步包括众多用来对至少一个存储单元子集读和写数据的位线，而且该方法进一步包括使反写到与用于存储单元的至少一种逻辑状态的基准分享电荷的位线终止。62.根据权利要求61的方法，其中逻辑状态之一比其它逻辑状态弱，预定电压朝比较弱的逻辑状态偏置，而且其中使反写到与基准分享电荷的位线终止与存储单元的逻辑状态无关。63.一种集成电路，其中包括动态随机存取存储器(DRAM)，包括有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号；众多对与至少一个存储单元子集耦合用来对至少一个存储单元子集读和写数据的位线；众多测知/锁存电路，每个电路都有第一和第二终端；众多使每个测知/锁存电路有选择地与各自的一对位线耦合的开关，其中DRAM有至少一种众多测知/锁存电路中至少一个子集被耦合到相应的位线对上并且接收来自它们的信号的操作状态，至少一种众多测知/锁存电路中至少一个子集的每个子集的至少一个终端被耦合到至少一个相应的位线对上并且驱动它们的操作状态，和至少一种众多测知/锁存电路中至少一个子集的每一个都保存指示储存在各自的存储单元中的信号的逻辑状态的数据的操作状态；以及有指示与当前用于在众多测知/锁存电路中保存数据的存储单元相关联的地址的信号的超高速缓存管理电路，超高速缓存管理电路进一步有接收指示对储存在与收到的地址相关联的存储单元中的数据的请求的地址的输入，而且进一步有提供指示收到的地址是否是与当前用于在众多测知/锁存电路中保存数据的存储单元相关联的地址之一的信号的输出。64.根据权利要求63的DRAM，其中DRAM进一步有至少一种众多位线至少部份地与保存指示储存在那群存储单元中的信号的逻辑状态的信号的测知/锁存电路同时预先充电的操作状态。65.根据权利要求63的DRAM，其中众多测知/锁存电路中每一个都包括第一和第二反相器，它们在第一和第二终端之间彼此交叉耦合，第一终端被连接到第一反相器的输入和第二反相器的输出上，第二终端被连接到第一反相器的输出和第二反相器的输入上。66.根据权利要求63的DRAM，其中至少一些测知/锁存电路有接收允许测知/锁存电路运行的选通脉冲信号的输入。67.根据权利要求63的DRAM，其中至少一个存储单元子集是按众多的行和列安排的，而众多位线与各自的列一一耦合。68.一种集成电路，其中包括动态随机存取存储器(DRAM)，包括有众多存储单元的存储空间，至少一个存储单元子集能够储存对应于第一逻辑状态或第二逻辑状态的信号；众多与至少一个存储单元子集耦合用来对至少一个存储单元子集读和写数据的位线对；众多测知/锁存电路，每个电路都有第一和第二终端；众多使每个测知/锁存电路有选择地与各自的一对位线耦合的开关，其中DRAM有至少一种众多测知/锁存电路中至少一个子集被耦合到相应的位线对上并且接收来自它们的信号的操作状态，至少一种众多测知/锁存电路中至少一个子集的每个子集的至少一个终端被耦合到至少一个相应的位线对上并且驱动它们的操作状态，和至少一种众多测知/锁存电路中至少一个子集的每一个都保存指示储存在各自的存储单元中的信号的逻辑状态的数据的操作状态；以及用来储存指示与当前用于在众多测知/锁存电路中保存数据的存储单元相关联的地址的信号、用来接收指示对储存在与收到的地址相关联的存储单元中的数据的请求的地址和用来提供指示收到的地址是否是与当前用于在众多测知/锁存电路中保存数据的存储单元相关联的...

【专利技术属性】
技术研发人员：罗伯特A潘丘克，
申请(专利权)人：模拟装置公司，
类型：发明
国别省市：US[美国]