用于降低地址存取时间的半导体存储设备及其操作方法技术

本发明专利技术提供了一种用以施行同步半导体存储设备的控制操作的设备，其中每一个操作都是通过多个指令实现的，此设备包括：参考时钟区块，用于接收一外部时钟并输出多个已延迟的时钟信号；以及控制区块，用以响应该多个已延迟时钟信号以便在比操作的起始时序更早的第一预定时序上输出多个内部指令之一。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储设备，尤其一种用于降低半导体存储设备的地址存取时间tAA的设备。
技术介绍
半导体存储设备已演进以改良其操作速率并提高其集成度。特别是为了提高其操作速率，出现了一种可根据与外部时钟信号同步的方式操作的同步半导体存储设备(以下称作SYNCHMEMORY)作为某一类的半导体存储设备。首先，开发一种单倍数据速率SYNCHMEMORY(以下将单倍数据速率称作SDR)，以便于某一外部时钟信号周期内特别是该外部时钟信号的上升沿上通过一数据接脚输入或输出数据。不过，该SDR SYNCHMEMORY不足以满足应该以高速操作的系统的操作速率。因此，为了于某一外部时钟信号周期内处理两笔数据亦即在该外部时钟信号的每一个上升及下降沿上输入或输出每一笔数据，建议使用一种双倍数据速率SYNCHMEMORY(以下将双倍数据速率称作DDR)。亦即，在DDR SYNCHMEMORY的每一个数据接脚上，在该外部时钟信号的每一个上升及下降沿上各输入或输出两笔连续数据。结果，虽然未提高该外部时钟信号，一般指一操作时钟信号的频率，但是该DDRSYNCHMEMORY的带宽至少是该SDR SYNC本文档来自技高网...

【技术保护点】
一种用于控制同步半导体存储设备操作的设备，其中每一个操作都是通过多个内部指令实现的，该设备包括：参考时钟区块，用于接收一外部时钟并输出多个已延迟时钟信号；以及控制区块，用于在比该操作的起始时序更早的第一预定时序上输出该多个内部指令之一，以响应该多个已延迟时钟信号。

【技术特征摘要】
KR 2003-12-17 10-2003-00925711.一种用于控制同步半导体存储设备操作的设备，其中每一个操作都是通过多个内部指令实现的，该设备包括参考时钟区块，用于接收一外部时钟并输出多个已延迟时钟信号；以及控制区块，用于在比该操作的起始时序更早的第一预定时序上输出该多个内部指令之一，以响应该多个已延迟时钟信号。2.如权利要求1所述的设备，其特征在于该同步半导体存储设备的附加潜伏期不是0。3.如权利要求1所述的设备，其特征在于该第一预定时序比tRCD时序早一个外部时钟周期。4.如权利要求1所述的设备，其特征在于该多个已延迟时钟信号包括时钟延迟信号、CAS信号、芯片选取信号、写入使能信号以及RAS信号。5.如权利要求1所述的设备，其特征在于该控制区块的输出信号用于控制是否对所输入的列地址信号进行译码。6.如权利要求1所述的设备，进一步包括地址控制器，在比该操作的起始时序更早的第二预定时序上输出所输入的地址信号，以响应多个已延迟时钟信号；以及译码区块，用于对来自该地址控制器的输出地址信号进行译码，以响应来自该控制区块的输出信号。7.如权利要求6所述的设备，其特征在于该控制区块包括指令译码器，在对多个已延迟时钟信号进行译码之后，用于输出一已译码信号；第一传输门，在附加潜伏期为0时，用于输出已译码信号作为输出信号；第一到第四闭锁电路，串联连接，以依序闭锁该已译码信号；第二传输门，在附加潜伏期为2时，用于输出该第二闭锁电路的输出信号作为输出信号；以及第三传输门，在附加潜伏期为3时，用于输出该第四闭锁电路的输出信号作为输出信号。8.如权利要求7所述的设备，其特征在于该地址控制器包括第一传输门，在附加潜伏期为0或1时，用于输出所输入的地址信号作为内部列地址信号；第一到第四闭锁电路，串联连接，以依序闭锁该列地址；第二传输门，在附加潜伏期为2时，用于输出该第二闭锁电路的输出信号作为内部列地址；以及第三传输门，在附加潜伏期为3时，用于输出该第四闭锁电路的输出信号作为内部列地址。9.一种同步半导体存储设备，包括指令及地址接收区块，用于接收外部时钟、外部指令、行地址及列地址，并在对该外部指令进行译码之后输出多个内部指令；行地址控制区块，受至少一个所述内部指令的控制，对行地址进行译码；列地址控制区块，受至少一个所述内部指令的控制，对所述列地址进行译码；存储体，用于输入或输出一数据，以响应该已译码的行地址及列地址；以及I/O区块，用于在该存储体与外部电路之间传递数据，其中该行地址控...

【专利技术属性】
技术研发人员：宋镐旭，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]