具有用于读写操作的字线定时控件的存储器阵列电路制造技术

分别在存储单元电路的读周期和写周期期间，存储单元电路的定时控制器（２００）提供独立的读出放大器定时信号和写电路定时信号。字线读选通信号的定时与字线写选通信号的定时不同，而且与读出放大器定时信号和写电路定时信号相关。通过对存储单元电路的读操作和写操作分别产生定时信号，改善了电路的性能。

【技术实现步骤摘要】

本专利技术通常涉及诸如半导体存储器阵列的固态存储器件，本专利技术更特别地涉及用于这种阵列的读/写控制电路。
技术介绍
计算机系统使用诸如CPU的数据处理器，它通过存储器控制器电路耦接到一个或多个诸如半导体存储单元阵列的存储器件。在利用存储器控制器电路从该存储器件读取存储的位和将处理的位写入其内的操作期间，该处理器以二进制数字或“位”的形式规则地与存储器件交换信息。诸如随机存取存储器(“RAM”)器件的传统存储器件通常包括由多个以行和列的方式排列的存储单元构成的存储器阵列。通常，为了将数据位写入存储器阵列的指定存储单元，响应内部时钟信号，存储器控制器将该数据位提供到该存储器件的输入缓冲器。然后，响应存储器控制器提供到存储器件的数据时钟信号，将该数据位锁存到存储器阵列。为了将数据可靠传送到存储器阵列，在存储器控制器的内部时钟与数据时钟信号之间必须有足够的时间延迟，使得当数据位稳定时，在输入缓冲器对数据位进行采样。同样，为了从存储器阵列的指定存储单元读出数据位，响应存储器控制器提供到存储器件的数据时钟信号，将该数据位从存储器阵列锁存到输出缓冲器。然后，响应存储器控制器的内部时钟信号，将该数据位锁存到存储器控制器。为了保证存储器控制器在位值稳定时对数据位进行采样，在数据时钟信号与存储器控制器的内部时钟信号之间必须保证足够的时间延迟。在
技术介绍
中，对于读操作和写操作，数据时钟信号(通常将它施加到存储单元阵列的字线)的激活/禁用(disable)与存储器控制器电路的内部时钟之间的定时(timing)相同。然而，因为读操作的要求与写操作的要求不同，所以传统的定时解决方案不能体现优化电路性能。例如，在读操作中，禁用字线必须等待完成形成位线读信号，这对读出放大器电路的正确操作是重要的。然而，在写操作中，为了将该位值驱动进入存储单元，需要更大的电流，因此，完成形成位线写信号比形成位线读信号快。结果，读操作的字线禁用定时要求妨碍了写操作的速度，因此，导致写操作可能较慢。特别是，如图1所示，在典型读周期之前，存储单元的位线(BLREAD)被预充电到VDD电平。在读周期期间，在读该单元时，当数据时钟信号激活字线WL时，通常大约100μA的电流通常将位线电压拉低100mV到200mV，如基准线Vr所示。读周期一完成，就开始预充电，直到位线电平被再一次完全预充电到如图所示的VDD电平。此时，可以再一次开始执行读周期。预充电位线所需的时间比位线从基准点A过渡到基准点B所需时间要少的多，因为通常只需利用大约100至200mV的电压对位线进行充电。相反，写周期期间的位线定时(BL WRITE)与读周期的位线定时显著不同。与读周期类似，将典型写周期之前的位线(BL WRITE)预充电到VDD电平，如图1所示。写周期期间，位线被下拉到地电平GND，当位线电压达到地电平时，完成写周期。然而，在
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，在完成读周期的时间之前，不开始对位线进行预充电，因为读操作和写操作相同的字线禁用定时意味着，必须在完成形成位线读信号之前，使字线禁用延迟时间量D。因此，在本
内，需要通过提供保证较短写周期时间的存储器件，改善半导体存储器阵列电路的性能。
技术实现思路
本专利技术克服了
技术介绍
的缺陷，而且通过根据一个实施例提供存储单元电路，在本
内具有显著进步，该存储单元电路包括可寻址存储单元阵列，每个可寻址存储单元耦接到相应字线和一对相应位线；读出放大器，耦接到位线，用于读出存储在存储单元内的数据；写电路，耦接到位线，用于将数据写入存储单元；以及定时控制器，用于在存储单元电路的读周期期间，将读出放大器选通信号提供到读出放大器的选通输入端，用于在存储单元电路的写周期期间，将写电路选通信号提供到写电路的选通输入端，以及用于在读周期期间，将字线读选通信号提供到字线，而在写周期期间，将字线写选通信号提供到字线，其中字线读选通信号的定时与字线写选通信号的定时不同，而且与读出放大器操作和写电路操作的相应定时相关。在某些实施例中，读出放大器选通信号与字线读选通信号相关。在某些实施例中，写电路选通信号与字线写选通信号相关。在某些实施例中，读出放大器选通信号与字线读选通信号耦接。在某些实施例中，写电路选通信号与字线写选通信号耦接。在某些实施例中，定时控制器包括逻辑“或”电路，其输出端耦接到字线，而其各输入端分别耦接到独立读时钟信号和写时钟信号。在某些实施例中，字线地址电路耦接在字线与定时控制器输出端之间。根据本专利技术的另一个实施例，提供了一种用于控制存储单元电路的方法，包括步骤在读周期期间，将读操作定时信号提供到该电路的字线，该读操作定时信号与用于检测从存储单元电路读出的存储信息的读出放大器的读出放大器定时信号相关；以及在写周期期间，将写操作定时信号提供到该电路的字线，写操作定时信号与用于将信息写入存储单元电路的写电路的写电路定时信号相关。根据下面结合附图所做的说明，可以进一步理解各实施例的上述以及/或者其他方面、特征和/或者优点。如果有利，各实施例可以包括而且/或者不包括不同方面、特征和/或者优点。此外，如果有利，各实施例可以将其他实施例的一个或者多个方面或者特征组合在一起。不应该认为对特定实施例的方面、特征和/或者优点所做的描述对其他实施例或者权利要求构成限制。附图说明作为例子，附图示出本专利技术的各种实施例，而且并不局限于该例子，其中图1是根据传统技术的存储单元阵列读/写操作的时序图；图2是根据本专利技术典型实施例的存储单元阵列电路的电路图；以及图3是根据本专利技术典型实施例的存储单元阵列的读操作和写操作的时序图。具体实施例方式如图2所示，根据本专利技术的一个实施例，存储单元阵列电路设置了定时控制器200，用于对读操作和写操作实现独立的定时信号生成过程。根据所示的实施例，将读时钟Rclock和写时钟Wclock馈送到定时控制器200。还对读操作和写操作提供不同的延迟201和202。该独立时钟信号输入到逻辑“或”门203。“或”门203的输出提供到字线寻址“与”门204的第一输入端，其另一个输入端耦接到字线地址总线。因此，当“或”门203的输出是逻辑高时，换句话说，当读时钟Rclock或者写时钟Wclock是高电平时，激活被寻址的字线。还通过信号线211将读时钟Rclock提供到读出放大器电路206的选通(enable)端，在读操作期间，该读出放大器电路206检测从存储单元205读出的位值，然后，通过检测位线之间的微小的压差，检测该值。还通过信号线212将写时钟Rclock提供到写电路207的选通端，根据提供到写电路207的写数据输入端的写数据，写电路207将数据写入选择的存储单元205。如图3所示，根据出现读周期还是写周期，将不同的字线激活/禁用信号提供到耦接到地址电路204的输出端的字线。在读操作期间，字线选通信号RWL被施加到该字线，这适应了位线上读操作电压过渡(transition)的特征，如线BL READ所示。相反，在写操作期间，字线选通信号WWL被施加到字线，这适应了位线上写操作电压过渡的特征，如位线BL WRIT所示。这样，存储单元阵列电路的电路性能被优化，具有高性能因数。通过对读操作和写操作提供独立的定时信号生成过程，该读操作字线定时与读出放大器206的读出放本文档来自技高网...

【技术保护点】
一种存储单元电路，包括：可寻址存储单元（２０５）阵列，每个可寻址存储单元（２０５）耦接到相应字线和一对相应位线；读出放大器（２０６），耦接到所述位线，用于读出存储在所述存储单元内的数据；写电路（２０７），耦接到所述位 线，用于将数据写入所述存储单元；以及定时控制器（２００），用于在所述存储单元电路的读周期期间，将读出放大器选通信号提供到所述读出放大器的选通输入端，用于在所述存储单元电路的写周期期间，将写电路选通信号提供到所述写电路的选通输入端，以 及用于在所述读周期期间，将字线读选通信号提供到所述字线，而在所述写周期期间，将字线写选通信号提供到所述字线；其中所述字线读选通信号的定时与所述字线写选通信号的定时不同。

【技术特征摘要】
US 2005-1-31 10/906,0371.一种存储单元电路，包括可寻址存储单元(205)阵列，每个可寻址存储单元(205)耦接到相应字线和一对相应位线；读出放大器(206)，耦接到所述位线，用于读出存储在所述存储单元内的数据；写电路(207)，耦接到所述位线，用于将数据写入所述存储单元；以及定时控制器(200)，用于在所述存储单元电路的读周期期间，将读出放大器选通信号提供到所述读出放大器的选通输入端，用于在所述存储单元电路的写周期期间，将写电路选通信号提供到所述写电路的选通输入端，以及用于在所述读周期期间，将字线读选通信号提供到所述字线，而在所述写周期期间，将字线写选通信号提供到所述字线；其中所述字线读选通信号的定时与所述字线写选通信号的定时不同。2.根据权利要求1所述的存储单元电路，其中所述读出放大器选通信号与所述字线读选通信号相关。3.根据权利要求1所述的存储单元电路，其中所述写电路选通信号与所述字线写选通信号相关。4.根据权利要求1所述的存储单元电路，其中所述读出放大器选通信号与所述字线读选通信号耦接。5.根据权利要求1所述的存储单元电路，其中所述写电路选通信号与所述字线写选通信号耦接。6.根据权利要求1所述的存储单元电路，其中所述定时控制器(200)包括逻辑“或”电路(203)，其输出端耦接到所述字线，而其输入端分别耦接到独立读时钟信号和写时钟信号。7.根据权利要求6所述的存储单元电路，进一步包括字线地址电路(204)，耦接在所述字线与所述定时控制器输出端之间。8.一种存储单元电路，包括可寻址存储单元(205)阵列，每个可寻址存储单元(205)耦接到相应字线和一对相应位线；读出放大器(206)，耦接到所述位线，用于读出存储在所述存储单元内的数据；写电路(207)，耦接到所述位线，用于将数据写入所述存储单元；以及定...

【专利技术属性】
技术研发人员：川澄笃，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]