半导体存储器件制造技术

本发明专利技术提供半导体存储器件，可靠性高，可以实现低电压动作和高速化，并且生产时的合格率高。这种半导体存储器件，是可以写入及擦除数据，在不供给电压的期间也可以保持该数据的非易失性半导体存储器件，具有多个存储单元，该存储单元包括分别可以积蓄对应于数据的静电荷的多个局部电荷部；局部电荷部之中的任意两个以互补的状态积蓄电荷。

【技术实现步骤摘要】

本专利技术是关于在不供给电压的期间也可以保持数据的闪速EEPROM(Electronically Erasable and Programmable Read OnlyMemory)等半导体存储器件，特别是像MNOS(Metal Nitride OxideSemiconductor)型存储单元那样，包含在1个单元中可存储多个数据的多个比特(bit)/单元的存储单元的半导体存储器件。
技术介绍
在半导体衬底上集成元件来存储数据的半导体存储器件中，大体分为只在供给电压的期间可以保持数据的易失性半导体器件、及没有电压供给期间也可以保持数据的非易失性半导体存储器件两种，在它们之中还可根据方式及使用方法的不同进行分类。在后者的半导体存储器件中，现在最常采用的方式之一是可以电写入和擦除的闪速EEPROM。闪速EEPROM现在的主流是采用在MOS(Metal Oxide Semiconductor)晶体管的沟道上用氧化膜等使周围形成绝缘的浮置栅的浮动型存储单元。浮动型存储单元，通过对浮置栅注入电子或抽出电子，改变MOS晶体管的源一漏间电流开始流动的栅电压阈值(以下称Vt)，存储数据。另一方面，近些年来，MNOS型存储单元再次开始显露头角。MNOS型存储单元与浮动型存储单元不同，在MOS晶体管的沟道上形成ONO膜，并通过在ONO膜界面的陷井(trap)中注入电子或空穴使Vt变化。MNOS型存储单元具有捕集的静电荷(电子及空穴)几乎不能移动的特征。因此，MNOS型存储单元不像浮动(floating)型存储单元那样，即使有氧化膜缺陷所积蓄的全部静电荷也不会丢失。这样的MNOS型存储单元具有的特征，随着氧化膜的薄膜化，对近些年成为很大问题的随着时间增加而使数据消失的问题(保持问题)是有利的。另外，MNOS型存储单元，由于注入的静电荷不移动，所以静电荷可以位于沟道上。一般来说，由于静电荷的注入在热电子发生的漏附近发生，所以在MNOS存储单元中，静电荷位于漏附近的0N膜界面上。另外，由于MNOS型存储单元的源和漏由偏置(bias)条件决定，所以源和漏间的偏置条件在半导体存储器件的使用过程中可以反转。从而，MNOS型存储单元可以在存储单元的沟道两侧形成2处局部电荷部。因此，MNOS型存储单元通过对2处局部电荷部分别分配1个数据，可以在1个单元存储2个数据。从以上的特征看，对MNOS型存储单元的期待越来越高。图13A是一般的MNOS型存储单元的断面图。在图13A中，在半导体衬底Sub上形成用于器件分离的LOCOS 101、0NO膜102、及栅103，而在LOCOS 101的下面形成扩散层104、及扩散层105。栅(gate)103一般由多晶硅形成，在组成存储阵列时作为字线(word line)使用。扩散层104和扩散层105是存储单元的漏(drain)或者源(source)，在组成存储阵列时作为埋入型位线(bit line)使用。局部电荷部106及107都是电荷位于的场所。图13B是图13A的MNOS型存储单元的概略图，赋予序号相同的概成单元指的是同一部分。在所有的附图中，栅103、扩散层104及105(一个相当于漏、另一个相当于源)、局部电荷部106及107均通过图13B所示标号表示。图14是采用现有的存储单元构成的存储阵列周边部的模式图。在图14中，由于纸面尺寸的限制只画出了阵列的一部分，而实际的阵列一般在纵横方向存在很多存储单元。如图14中所示，多个存储单元M01～M06在纸面横方向配置成阵列状。各存储单元的栅在横方向连接在公共节点的字线WL0上。即，存储单元M01～M06的控制栅连接在字线WL0上。另外，各存储单元的源或漏，在纸面纵方向上与公共节点的位线BL0～BL6相连接。例如，存储单元M01的漏或源分别与位线BL0及BL1相连接。存储单元M02的漏或源分别连接在位线BL1及BL2上。各位线通过转换开关208选择连接到读出放大器(senseamplifier)209的一个输入上。读出放大器209的另一个输入通过基准(reference)位线RBL连接基准单元R01的漏。基准单元R01采用按流过数据1状态的存储单元电流和数据0状态的存储单元电流的正中间电流而设计的CMOS晶体管。另外，基准单元R01具有源线RSL、及字线RWL。基准单元R01的栅连接在字线RWL上。在基准单元R01中，未连接到读出放大器109的一侧是源，连接在源线RSL上。在图14中所示的现有例子中，读出时将存储单元M01～M06的电流与基准单元R01的电流进行比较，通过大小关系判断存储在存储单元M01～M06中的数据的状态。读出哪个存储单元的数据，由转换与读出放大器209连接的位线进行选择。这时，在位线选择时，需要注意的是，读出各存储单元内2个局部电荷部106或107的哪一个。例如，当读出存储在存储单元M02右侧的局部电荷部107中的静电荷时，将位线BL1连接在读出放大器209上，而将位线BL2连接到地电平。而当读出左侧的局部电荷部106时，将位线BL2连接到读出放大器209，将位线BL1连接到地电平。连接到读出放大器209一侧的位线，在即将读出之前预充电到Hi(高)电平。即，通过使连接到存储单元的位线的偏置电压方向反转，来变更存储单元的源和漏，转换读出端的局部电荷部。另一方面，(日本)特开2002-237191号的公报提出了包含2个浮动型存储单元，且存储互补成对的电荷的非易失性存储电路。在该公报中记载的非易失性存储电路，由于由2个存储单元存储使数据互补成对的电荷，所以可以高速可靠地读出数据。在图14中所示的现有例子中，为了在读出放大器209中确保能判断数据的足够的读出电流，需要提高位线的电位，或者将基准单元的电流准确设定在中间电流上。但是，满足前者对提高半导体存储器件的低电源电压及低功率动作性能是不利的。具体来说，如果使半导体存储器件在低电源电压动作，则需要对采用电荷泵的位线升压，这样会使芯片面积增加。而满足后者由于对基准单元及其周边电路(外围电路)要求很高的精度，所以将使设计或制造过程控制困难，造成生产时的合格率下降。另外，图14中所示的现有例子中，如上所述，确保读出电流余量很困难，这意味着读出动作的高速化是困难的。另外，(日本)特开2002-237191号公报中记载的非易失性存储电路为了保持1个数据单纯需要2倍的存储单元，无法避免芯片面积增大及合格率下降。
技术实现思路
为此，本专利技术的目的在于提供一种半导体存储器件，可靠性高，可以实现在低电压下动作和高速化，并且生产时的合格率高。上述目的可以通过以下的半导体存储器件实现，一种可以写入及擦除数据，在不供给电压的期间也可以保持该数据的非易失性半导体存储器件，具有多个存储单元，该存储单元包括分别可以积蓄对应于数据的静电荷的多个局部电荷部；局部电荷部之中的任意两个以互补的状态积蓄电荷。根据上述构成，由于通过将互补的状态的电荷积蓄在2个局部电荷部来存储数据，所以可以实现读出电流余量的扩大，可以在低电压下动作及动作高速化。另外，由于读出时不需要基准单元，所以可以使芯片的合格率提高。最好2个局部电荷部分别包含在不同的存储单元中。另外，最好2个局部电荷部包含在同一存储单元中。最好以互补的状态积蓄的电荷，利本文档来自技高网...

【技术保护点】
一种半导体存储器件，是可以写入及擦除数据，在不供给电压的期间也可以保持该数据的非易失性半导体存储器件，其特征在于：具有多个存储单元，该存储单元包括分别可以积蓄对应于上述数据的静电荷的多个局部电荷部；上述局部电荷部之中的任意两个以互补的状态积蓄电荷。

【技术特征摘要】
JP 2005-4-7 111350/20051.一种半导体存储器件，是可以写入及擦除数据，在不供给电压的期间也可以保持该数据的非易失性半导体存储器件，其特征在于具有多个存储单元，该存储单元包括分别可以积蓄对应于上述数据的静电荷的多个局部电荷部；上述局部电荷部之中的任意两个以互补的状态积蓄电荷。2.如权利要求1所述的半导体存储器件，其特征在于两个上述局部电荷部分别包含在不同的存储单元中。3.如权利要求1所述的半导体存储器件，其特征在于两个上述局部电荷部包含在同一存储单元中。4.如权利要求1所述的半导体存储器件，其特征在于上述以互补的状态积蓄的电荷，利用连接在上述各局部电荷部上的各个不同的位线读出。5.如权利要求1所述的半导体存储器件，其特征在于上...

【专利技术属性】
技术研发人员：椋木敏夫，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]