【技术实现步骤摘要】
本专利技术涉及一种将位线预充电至规定电位，读出数据的半导体记忆装置。
技术介绍
半导体记忆装置中，因存储单元阵列形成在硅基板中的情况下的制造偏差、温度条件、电压条件等使用环境的变动的影响，有时会导致读出放大器的起动时序变动，无法稳定地进行读出动作。修正这样的影响，从而能够稳定地进行读出动作的半导体记忆装置，例如图11所示，有一种使用实际的存储单元(复制存储单元)，求出在位线上出现电位差的时序，根据所求出的时序，起动读出放大器的半导体记忆装置500(例如参照专利文献1)。半导体记忆装置500具有存储单元阵列510、预解码器520、字线驱动器530、读出放大器540、复制品列550、地址逻辑电路560、以及列I/O逻辑电路570。存储单元阵列510，具有排列成了矩阵状的多个存储单元511。另外，设置在列方向上的多个存储单元511，经一对位线与对应该列的读出放大器540相连接。预解码器520，将对地址信号的一部分进行解码后的结果输出给字线驱动器530。字线驱动器530按照预解码器520的地址解码结果，激活所选择的字线。读出放大器540按照列I/O逻辑电路570所输出...
【技术保护点】
一种半导体记忆装置，具有：存储单元阵列，由存储单元排列成矩阵状而构成；读出字线，其以上述存储单元阵列中的行单位与上述存储单元相连接，对上述存储单元传输用于读出的读出控制信号；读出线，其以上述存储单元阵列中的列单位与上 述存储单元相连接，传输存储单元所输出的信息；伪单元阵列，由记忆所赋予的信息的多个伪存储单元排列构成；伪读出线，其将上述多个伪存储单元共同连接；伪读出线预充电电路，其对上述伪读出线预充电荷；以及放电电路，其对由 上述伪读出线预充电电路所预充电的上述伪读出线...
【技术特征摘要】
JP 2005-7-6 2005-1978811.一种半导体记忆装置，具有存储单元阵列，由存储单元排列成矩阵状而构成；读出字线，其以上述存储单元阵列中的行单位与上述存储单元相连接，对上述存储单元传输用于读出的读出控制信号；读出线，其以上述存储单元阵列中的列单位与上述存储单元相连接，传输存储单元所输出的信息；伪单元阵列，由记忆所赋予的信息的多个伪存储单元排列构成；伪读出线，其将上述多个伪存储单元共同连接；伪读出线预充电电路，其对上述伪读出线预充电荷；以及放电电路，其对由上述伪读出线预充电电路所预充电的上述伪读出线的电荷进行放电，上述伪存储单元构成为，按照所记忆的信息，改变上述伪读出线的负荷电容，自上述存储单元的信息读出，按照上述放电电路的放电所引起的上述伪读出线的电位变化而被控制。2.如权利要求1所述的半导体记忆装置，其特征在于上述存储单元具有存储单元用信息记忆部，其由输入端子与输出端子互相交叉接合起来的两个反相电路构成；存储单元用第1晶体管，其栅极端子与上述读出字线相连接，漏极端子与上述读出线相连接；以及存储单元用第2晶体管，其栅极端子与上述两个反相电路之间的接点相连接，漏极端子与上述存储单元用第1晶体管的源极端子相连接，源极端子与第1电源相连接，上述伪存储单元具有伪存储单元用信息记忆部，其由输入端子与输出端子互相交叉接合起来的两个反相电路构成；伪存储单元用第1晶体管，其栅极端子与接地电位相连接，源极端子与第2电源相连接；以及伪存储单元用第2晶体管，其漏极端子与上述伪读出线相连接，源极端子与上述伪存储单元用第1晶体管的漏极端子相连接，栅极端子与伪存储单元用信息记忆部中的上述两个反相电路之间的接点相连接。3.如权利要求1所述的半导体记忆装置，其特征在于上述放电电路具有放电用第1晶体管，其源极端子与接地电位相连接，栅极端子与第3电源相连接；以及放电用第2晶体管，其漏极端子与上述伪读出线相连接，源极端子与上述放电用第1晶体管的漏极端子相连接，上述放电电路构成为，通过激活上述放电用第2晶体管的栅极端子，进行上述放电。4.如权利要求1所述的半导体记忆装置，其特征在于上述存储单元用第1晶体管、存储单元用第2晶体管、伪存储单元用第1晶体管以及伪存储单元用第2晶体管是相同形状的晶体管。5.如权利要求3所述的半导体记忆装置，其特征在于上述第3电源其电源电位比上述第1电源高。6.如权利要求3所述的半导体记忆装置，其特征在于上述存储单元用第1晶体管、存储单元用第2晶体管、放电用第1晶体管以及放电用第...
【专利技术属性】
技术研发人员：角谷范彦，辻村和树，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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