【技术实现步骤摘要】
本专利技术涉及例如半导体集成电路中使用半导体基板上形成的熔丝元件并进行调整的熔丝调整电路。
技术介绍
以前，作为使用半导体基板上形成的熔丝元件并进行调整的熔丝调整电路的技术，例如在如下文献有记载。专利文献1美国专利第4,532,607号说明书专利文献2美国专利第5,731,733号说明书专利文献3专利技术协会公开技报公技编号2001-6215号图10是专利文献3所述的传统的熔丝调整电路的电路图。该熔丝调整电路由P沟道型MOS晶体管(以下称为「PMOS」。)1a、1b、电阻元件1c及熔丝元件1d构成的电阻检知部1、PMOS2a、2b及N沟道型MOS晶体管2c、2d、2e、2f构成的放大电路部2构成。电阻检知部1中，电阻元件1c与熔丝元件1d的电阻差在节点Na、Nb中作为电压差呈现。节点Na、Nb的电压差由放大电路部2放大，通过节点Nd输出。若令电阻元件1c和熔丝元件1d的电阻值(以下简称「电阻」。)为R1c、R1d，则切断熔丝元件1d时，R1c＜R1d成立，成为(节点Na上的电压VNa＜节点Nb上的电压VNb)，因此，通过放大电路部2降低节点Nd的电压。从而，输...
【技术保护点】
一种熔丝调整电路，其特征在于，具备： 控制电路，被输入输入脉冲，输出将上述输入脉冲延迟后的第１脉冲及将上述第１脉冲延迟后的第２脉冲的同时，从上述输入脉冲的前沿，输出具有从上述第２脉冲的后沿到延迟规定时间后的后沿为止的脉冲宽度的第３脉冲； 偏置电路，在第１电源节点和第２电源节点之间连接，由上述第３脉冲激活，在上述第３脉冲的脉冲宽度时间的期间，输出偏置电压； 熔丝状态判定电路，具备在上述第１电源节点和上述第２电源节点之间串联的第１晶体管、第１输出节点、第２晶体管及电阻元件以及在上述第１电源节点和上述第２电源节点之间串联的第３晶体管、第２输出节点、第４晶体管及熔...
【技术特征摘要】
JP 2005-9-21 2005-2743681.一种熔丝调整电路，其特征在于，具备控制电路，被输入输入脉冲，输出将上述输入脉冲延迟后的第1脉冲及将上述第1脉冲延迟后的第2脉冲的同时，从上述输入脉冲的前沿，输出具有从上述第2脉冲的后沿到延迟规定时间后的后沿为止的脉冲宽度的第3脉冲；偏置电路，在第1电源节点和第2电源节点之间连接，由上述第3脉冲激活，在上述第3脉冲的脉冲宽度时间的期间，输出偏置电压；熔丝状态判定电路，具备在上述第1电源节点和上述第2电源节点之间串联的第1晶体管、第1输出节点、第2晶体管及电阻元件以及在上述第1电源节点和上述第2电源节点之间串联的第3晶体管、第2输出节点、第4晶体管及熔丝元件，上述第1及第3晶体管由上述第1脉冲激活而成为导通状态，上述第2及第4晶体管由上述偏置电压激活而成为导通状态，上述电阻元件的电阻值比上述熔丝元件未切断时的电阻值大，且比上述上述熔丝元件切断时的电阻值小；锁存电路，在上述第1电源节点和上述第2电源节点之间连接，由上述第2脉冲激活，放大上述第1输出节点和上述第2输出节点的电压差并锁存该电压差，保持表示上述熔丝元件的切断/未切断状态的调整信息。2.权利要求1所述的熔丝调整电路，其特征在于，设有第1电容器，在上述第1晶体管和上述第1输出节点之间并联，由将上述第1脉冲反相后的反相脉冲激活；第2电容器，在上述第1输出节点和上述第2晶体管之间并联，在上述第2输出节点的电压迁移到高电平时被激活；第3电容器，在上述第3晶体管和上述第2输出节点之间并联，由上述反相脉冲激活；第4电容器，在上述第2输出节点和上述第4晶体管之间并联，在上述第1输出节点的电压迁移到高电平时被激活。3.一种熔丝调整电路，其特征在于，具备权利要求1或2所述的熔丝调整电路；复位电路，在上述第1电源节点和上述第2电源节点之间连接，对上述第1或第2电源节点接通电源电压时，输出复位信号，直到上述电源电压达到使上述锁存电路可进行锁存动作的电压为止；脉冲发生电路，被输入一定逻辑电平的输入信号，上述输入信号的逻辑电平若迁移，则发生规定脉冲宽度的第4脉冲；门电路，求出上述复位信号及上述第4脉冲的逻辑积，输出该逻辑积对应的上述输入脉冲，提供给上述熔丝调整电路中的上述控制电路。4.一种熔丝调整电路，其特征在于，具备权利要求1或2所述的熔丝调整电路；复位电路，在上述第1电源节点和上述第2电源节点之间连接，对上述第1或第2电源节点接通电源电压时，输出复位信号，...
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