具有串行输入/输出接口的多端口存储装置及其控制方法制造方法及图纸

本发明专利技术提供一种半导体存储装置，包括：多个端口，其用于将与外部装置串行地建立接口的输入数据传输到全局数据总线中；多个存储体，其用于经由全局数据总线与多个端口并行地建立接口；多个输入信号传输块，其用于响应于模式寄存器启用信号而将与外部装置并行地建立接口的输入信号传输到全局数据总线中；以及模式寄存器组，其用于基于经由全局数据总线输入的输入信号来确定数据访问模式和测试模式之一。

【技术实现步骤摘要】

本专利技术涉及一种用于半导体装置的设计技术；更具体地说，涉及一种用于控制确定多端口存储装置的操作模式的模式寄存器的设备和方法，该多端口存储装置具有用于执行多个并发处理的串行输入/输出接口。
技术介绍
通常，诸如随机存取存储器的存储装置具有一个端口，即，包括多个输入/输出管脚的组(set)。也就是为了与诸如芯片组的外部装置交换数据，存储装置包括由多个输入/输出管脚组成的管脚组。此单端口存储装置使用并行输入/输出接口，其中经由耦接到多个输入/输出管脚的每一个的每条线而并行传输多位数据。因此，为了增加操作速度，与外部装置并行交换多个数据。I/O接口是用于经由信号线来连接具有不同功能的单位装置并精确地传输传输/接收数据的电和机械机制。以下所描述的I/O接口必须具有相同精确度。信号线是传输地址信号、数据信号和控制信号的总线。以下所描述的信号线将被称作总线。并行I/O接口具有高数据处理效率(速度)，因为其可经由多个总线同时传输多位数据。因此，并行I/O接口广泛用于需要高速度的短距离传输。然而，在并行I/O接口中，用于传输I/O数据的总线的数量增加。结果，随着距离增加，制造成本增加。由于单端口的限制，独立地配置多个存储装置以便在多媒体系统的硬件方面支持各种多媒体功能。当进行用于特定功能的操作时，不能同时进行用于另一功能的操作。考虑到并行I/O接口的缺点，已做出许多将并行I/O接口变成串行I/O接口的尝试。而且，考虑到与具有其它串行I/O接口的装置的兼容扩展，需要改变在半导体存储装置的I/O环境中的串行I/O接口。此外，用于音频和视频的电气装置(appliance device)嵌入在诸如高清晰度电视(HDTV)和液晶显示器(LCD)TV的显示装置中。因为这些电气装置需要独立的数据处理，所以存在对使用多个端口的具有串行I/O接口的多端口存储装置的需求。因此，建议在共同拥有的同时待审申请中的美国申请第11/528,970号(于2006年9月27日申请，标题为“Multi-port Memory Device with SerialInput/output Interface ”)中描述的一种半导体存储装置。图1说明在共同拥有的同时待审申请中的美国申请第11/528,970号(于2006年9月27日申请，标题为“Multi-port Memory Device with SerialInput/output Interface ”，其以引用方式并入本文中)中公开的传统半导体存储装置的框图。为便于阐释，说明具有四个端口和八个存储体(bank)的多端口存储装置。特别地，假设多端口存储装置具有16位的数据帧并执行64位的预取操作。如图所示，多端口存储装置包括第一端口PORT0至第四端口PORT3、第一存储体BANK0至第八存储体BANK7、第一全局输入/输出(I/O)数据总线GIO_OUT和第二全局输入/输出(I/O)数据总线GIO_IN，以及第一存储体控制单元BC0至第八存储体控制单元BC7。位于多端口存储装置中心的第一端口PORT0至第四端口PORT3的每一个配备在行方向上，并且彼此独立地执行与其自己的外部装置的串行数据通信。第一存储体BANK0至第八存储体BANK7基于第一端口PORT0至第四端口PORT3被分成上部存储体BANK0至BANK3和下部存储体BANK4至BANK7，并且配置在行方向上。第一全局I/O总线GIO_OUT在行方向上配置在上部存储体BANK0至BANK3与第一端口PORT0至第四端口PORT3之间，并且并行传输输出数据。第二全局I/O总线GIO_IN在行方向上配置在下部存储体BANK4至BANK7与第一端口PORT0至第四端口PORT3之间，并且并行传输输入数据。第一存储体控制单元BC0至第八存储体控制单元BC7控制第一全局I/O总线GIO_OUT和第二全局I/O总线GIO_IN与第一存储体BANK0至第八存储体BANK7之间的信号传输。图2说明图1中所示的第一存储体BANK0的详细框图。如图所示，每一个存储体，例如，第一存储体BANK0，包括存储单元阵列(memory cell array)10、行解码器11和列解码器12、写入驱动器(W/D)13、数据总线读出放大器(data bus sense amplifier，DBSA)14和均衡器(未示出)。其它存储体BANK1至BANK7具有与第一存储体BANK0的结构相同的结构。存储单元阵列10包括配置为N×M矩阵形式的多个存储单元MC，M和N为正整数。行解码器11和列解码器12的每一个通过行和列来选择存储单元MC之一。具有此构造的第一存储体BANK0至第八存储体BANK7基于第一端口PORT0至第四端口PORT3将多端口存储装置分成两部分，以使得上部存储体BANK0至BANK3与下部存储体BANK4至BANK7对称地设置在行方向上。图3说明图1中所示的第一端口PORT0的详细框图。位于多端口存储装置中心的每一个端口PORT0至PORT3连接到第一全局I/O数据总线GIO_OUT和第二全局I/O数据总线GIO_IN，以便独立地存取所有存储体。其它端口PORT1至PORT3具有与第一端口PORT0的结构相同的结构，因此，作为示例阐释第一端口PORT0。第一端口PORT0包括接收单元41和传输单元42。接收单元41经由接收垫(pad)RX接收从外部装置输入的信号(下文中称作“输入信号”)，并且传输单元42经由传输垫TX输出从第一存储体至第八存储体输出的信号(下文中称作“输出信号”)。接收单元41和传输单元42独立地操作，以使得同时传送输入信号和输出信号。接收单元41解串行化(deserialize)经由接收垫RX从外部装置串行输入的20位输入信号，以转换并输出经解串行化的输入信号作为有效的(valid)用于操作DRAM装置的26位有效信号。此处，26位有效信号包括8位端口/存储体选择信号组P0_BK<0:7>和18位输入有效数据信号组P0_RX<0:17>。18位输入有效数据信号组P0_RX<0:17>包括命令标签(flag)信号、行地址选通(strobe)/数据屏蔽(RAS/DM)信号和16位命令/地址/数据信号。此处，16位的命令/地址/数据信号可以是地址、命令或数据信号。图4A至图4F说明输入到图3中所示的第一端口的输入信号的帧形式(frame form)。图4A为基本帧形式，图4B为写入命令帧形式，图4C为写入数据帧形式，图4D为读取命令帧形式，图4E为读取数据帧形式，而图4F为命令帧形式。作为示例，详细描述图4B和图4C中所示的写入命令帧和写入数据帧。参看图4B，写入命令帧为从外部装置输入的20位串行化信号的单位(unit)。在20位串行化信号中，第18位和第19位PHY对应于物理链路编码位，第17位CMD是指命令起始点，第16位ACT是指内部激活状态，第15位WT对应于内部写入命令，而第14位PCG是指内部非激活(inactive)状态。例如，在正常写入操作期间，第17位至第14位变成“1010”。在自动预充电写入操作期间，第17位至第14本文档来自技高网...

【技术保护点】
一种半导体存储装置，其包含：　　　　多个端口，其用于将输入数据传输到全局数据总线中；　　　　多个存储体，其用于经由该全局数据总线与该多个端口并行地建立接口；　　　　多个输入信号传输块，其用于响应于模式寄存器启用信号将输入信号传输到该全局数据总线中；以及　　　　模式寄存器组，其用于基于输入到该全局数据总线中的该输入信号来确定数据访问模式和测试模式中的一个。

【技术特征摘要】
KR 2006-4-13 33766/061.一种半导体存储装置，其包含多个端口，其用于将输入数据传输到全局数据总线中；多个存储体，其用于经由该全局数据总线与该多个端口并行地建立接口；多个输入信号传输块，其用于响应于模式寄存器启用信号将输入信号传输到该全局数据总线中；以及模式寄存器组，其用于基于输入到该全局数据总线中的该输入信号来确定数据访问模式和测试模式中的一个。2.如权利要求1所述的半导体存储装置，其中所述多个端口和所述多个输入信号传输块耦接到传输垫，并且一个端口和一个输入信号传输块共同拥有一个传输垫。3.如权利要求2所述的半导体存储装置，还包含测试输入/输出控制块，其用于在所述测试模式期间响应于所述模式寄存器启用信号而经由测试垫将输入信息传递到所述全局数据总线中。4.如权利要求3所述的半导体存储装置，其中所述测试输入/输出控制块响应于所述模式寄存器启用信号而经由所述全局数据总线将来自所述多个存储体的输出信息传输到所述测试垫中。5.如权利要求3所述的半导体存储装置，其中所述模式寄存器组响应于所述输入信号的最低有效位(LSB)而确定数据访问模式或测试模式。6.如权利要求4所述的半导体存储装置，其中若所述输入信号的最低有效位为逻辑高电平，则执行测试模式。7.如权利要求5所述的半导体存储装置，其中若所述输入信号的最低有效位为逻辑高电平，则执行测试模式。8.如权利要求1所述的半导体存储装置，其中所述端口的至少一个在所述测试模式期间响应于所述模式寄存器启用信号而与传输垫断开。9.如权利要求4所述的半导体存储装置，其中若所述输入信号的最低有效位为逻辑低电平，则执行数据访问模式。10.如权利要求2所述的半导体存储装置，其中所述全局数据总线包括第一数据总线，其用于传递经由所述传输垫输入的输入数据；以及第二数据总线，其用于将从所述多个存储体输出的输出信号传递到所述多个端口中。11.如权利要求10所述的半导体存储装置，其中经由所述输入信号传输块之一输入的输入信号在测试模式期间经由所述第一数据总线传递到所述模式寄存器组中。12.如权利要求10所述的半导体存储装置，其中经由所述多...

【专利技术属性】
技术研发人员：都昌镐，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]