多端口存储设备制造技术

多端口存储设备包括多个端口、多个存储体控制单元、多个存储体、读时钟产生单元和数据传输单元。每一个存储体与对应的存储体控制单元之一连接。读时钟产生单元响应读指令产生锁定四个时钟的读时钟。数据传输单元响应读时钟从存储体向对应的端口之一传输读数据。每一个存储体控制单元均与所有端口连接。

【技术实现步骤摘要】

本专利技术涉及半导体存储设备，并特别涉及用于在多端口存储设备中使用 的读电路。包括多个端口的多端口存储设备采用用于处理与外部设备的多种 并发操作的串行输入/输出(I/O )接口 。
技术介绍
通常，包括随机存取存储器(RAM)的大部分存储设备具有一个带有多 个输入/输出管道装置的单端口。即，提供单端口，用于存储设备和外部芯片 集之间的数据交换。这种具有单端口的存储设备使用并行输入/输出(I/O) 接口，以通过连接到多个输入/输出(I/O)管道的信号线同时传输多位数据。 该存储设备通过多个输入/输出(I/O)管道并行地与外部设备交换数据。I/O 才妄口是才几电才莫式(electrical and mechanical scheme )，以通过信号线连4妄具有 不同功能的单元设备以及精确传送传输/接收数据。以下描述的1/0接口必须 具有相同的精度。信号线是来传输地址信号、数据信号以及控制信号的总线。 以下描述的一个信号线指的是总线。并行I/O接口具有高数据处理效率(速度)，因为它能够通过多个总线 同时传输多位数据。因此，在要求高速度的短距离传输中广泛使用并行I/O接口。然而，在并行i/o接口中，用于传输i/o数据的总线数量增加。从而， 当距离增加时，制造成本增加。由于该单端口的限制，大量存储设备是根据 多媒体系统的硬件单独配置的，以便支持不同的多媒体功能。图l是常规的单端口存储设备的方框图。为了便于说明，图示作为单端口存储设备的常规x 16 512M DRAM设备。该x 16 512M DRAM设备包括多个存储单元，第 一到第八存储体BANK 0 到BANK 7、 一个端口 PORT以及多个全局输入/输出(I/O)数据总线GIO。 多个存储单元以具有矩阵形式的多个NxM存储单元排列，M和N是正整数。 第 一到第八存储体BANK 0到BANK 7包括用于通过行和列线路选择特定存 储单元的行/列解码器。单端口 PORT控制从第一到第八存储体BANK 0到BANK 7输入或输出到第 一到第八存储体BANK 0到BANK 7的信号。全局 1/0数据总线GIO在单个端口与存储体间，以及单个端口与输入/输出(I/O) 管道间传送信号。参考图1,全局I/0数据总线GIO包括一路控制总线、15 路地址总线以及16路数据总线。如上所述，单端口存储设备仅包括带有多个I/O管道装置的单个端口 ， 用于通过外部芯片集在该单端口存储设备与外部设备间传送数据信号。在单 端口存储设备中，难于实现不同的多媒体功能，因为单端口存储设备仅使用 一个端口。为了实现单个端口存储设备中的不同的多媒体功能，每个DRAM 设备应该彼此独立构成，以便执行各自的唯一功能。当DRAM设备彼此独 立构成时，难于基于访问次数在存储设备间分配合适的存储量。结果，整个 存储设备的有效利用减少。图2是多端口存储设备的方框图，该多端口存储设备是公开在2006年9 月27日提交于USPTO的US专利申请No.l 1/528970，题为MULTI-PORT MEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE，，的相同申 请人的未决申请中，其通过参考合并于此。为了便于说明，图示具有四个端口和八个存储体的多端口存储设备。具 体地，假定该多端口存储器具有16位数据帧并进行64位预取操作。如所显示的，多端口存储设备包括第 一到第四端口 PORT 0到PORT 3, 第一到第八存储体BANK O到BANK 7，第一和第二全局输入/输出(I/O) 数据总线GIO—OUT和GIO_IN,以及第一到第八存储体控制单元BC 0到 BC 7。位于多端口存储设备的中心处的端口 PORT 0到PORT 3的每个以行 方向排列，并与其拥有的外部设备进行串行数据通信。基于与第一到第四端 口 PORT 0到PORT 3的相关位置，将第一到第八存储体BANK 0到BANK 7 分类为高存储体BANK 0到BANK 3以及低存储体BANK 4到BANK 7。第 一全局I/O总线GIO—OUT在高存储体BANK 0到BANK 3和第一到第四端 口 PORT 0到PORT 3之间以行方向排列，并且并行传输输出数据。第二全 局I/O总线GIO—IN在低存储体BANK 4到BANK 7和第 一到第四端口 PORT O到PORT 3之间以行方向排列，并且并行传输输入数据。第一到第八存储 体控制单元BC 0到BC 7控制第一和第二全局I/O总线GI0—OUT和GI0—IN 与第 一到第八存储体BANK 0到BANK 7间的信号传输。该多端口存储设备 进一步包括在第二和第三端口 PORT 1和PORT 2之间的锁相环(PLL )电路 101 。提供该PLL电路101用于控制输入到第 一到第四端口 PORT 0到PORT 3的数据和内部指令的输入/输出定时。如上所述，多端口存储设备包括多个端口，例如，PORTO到PORT3。 包括在多端口存储设备中的每个端口独立工作。从而，多端口存储设备广泛 用于并发处理一些进程的数字设备。图3A到图3F是用于图2中显示的多端口存储设备的数据传输的串行信 号的帧格式。图3A是基础的帧格式；图3B是写指令帧格式；图3C是写数 据帧格式；图3D是读指令帧格式；图3E是读数据帧格式；以及图3F是指 令帧格式。作为示例，详细描述图3D中显示的读指令帧格式。参考图3B,写指令帧是20位串行信号的单元。20位串行信号中的第 18和19位PHY对应于物理链接编码位，第17位CMD意指指令开始点， 第16位ACT意指内部活动状态，第15位WT对应于内部写指令，第14位 PCG意指内部不活动状态，以及第13位RD意指内部读指令。例如，在正 常的读操作期间，第17到13位变为10001。在自动预充电读操作期间， 第17到13位变为100ir，。第12位ESC是指令扩展信息。通过使用该ESC 位，能够对设备中的所有存储体进行预充电操作和自动更新操作。第11位 ABNK是当设置RD位时所设置的活动存储器信息。第10位RFU是在被存 储器忽视时设置的。第9位到第6位BANK具有存储体信息，在该处进行 读操作。第5位到第0位具有列地址信息。具有图3A到图3F所显示的帧格式的、从多个端口 PORT 0到PORT 3 输出的串行信号能够访问每个存储体控制单元BC 0到BC 7。因此，需要对 于调整串行输入的信号的传输的明确定义，用于多端口存储设备的可靠数据 传输。
技术实现思路
本专利技术的实施例提供多端口存储设备中所使用的读电路，用于通过使用 锁定四个时钟的读时钟的可靠的读操作。根据本专利技术的方面，提供包括多个端口、多个存储体控制单元、多个存 储体、读时钟产生单元以及数据传输单元的多端口存储设备。每个存储体连 接到对应的存储体控制单元之一。读时钟产生单元响应读指令，产生锁定四 个时钟的读时钟。数据传输单元响应读时钟从存储体向对应的端口之一传输 读数据。每个存储体控制单元连接到所有端口。读时钟产生单元包括接收单 元、指令解码器、读数据输出标记产生单元以及读数据输出控制单元。接收 单元响应端口信息信号，从端口接收并行数据，并产生第一和第二串行数据 帧。指令解码器通过解码第本文档来自技高网...

【技术保护点】
一种多端口存储设备，包括：多个端口；多个存储体控制单元；多个存储体，其每一个与对应的该存储体控制单元之一连接；读时钟产生单元，用于响应读指令来产生读时钟；以及数据传输单元，用于响应该读时钟从该存储体向对应的该端口之一传输读数据，其中，每一个存储体控制单元与所有该端口连接。

【技术特征摘要】
KR 2006-9-21 91626/061.一种多端口存储设备，包括多个端口；多个存储体控制单元；多个存储体，其每一个与对应的该存储体控制单元之一连接；读时钟产生单元，用于响应读指令来产生读时钟；以及数据传输单元，用于响应该读时钟从该存储体向对应的该端口之一传输读数据，其中，每一个存储体控制单元与所有该端口连接。2. 如权利要求1所述的多端口存储设备，进一步包括 列地址产生单元，用于产生列地址；输入/输出(1/0)感测放大单元，用于放大该读数据； 管道锁存单元，用于锁存该I/0感测放大单元的输出； I/O感测放大器控制单元，用于响应该读指令和写指令来控制该I/O感 测放大单元；以及管道锁存输入控制单元，用于控制该I/O感测放大单元至该管道锁存单元的该llr出。3. 如权利要求1所述的多端口存储设备，其中该读时钟产生单元包括 接收单元，用于响应端口信息信号来接收来自该端口的并行数据，并产生第一和第二串行数据帧；指令解码器，用于通过解码该第 一 串行数据帧产生内部指令；读数据输出标志产生单元，用于通过该存储体控制单元产生用于输出该 读数据的读数据输出标志；以及读数据输出控制单元，用于产生用于向该端口输出该读数据的读数据输 出控制信号，其中该端口信息信号指示哪一个端口存取该存储体。4. 如权利要求3所述的多端口存储设备，其中该读数据输出控制单元包 括管道锁存输出控制单元，用于产生用于控制该管道锁存单元的输出操作的 管道锁存输出控制信号。5. 如权利要求2所述的多端口存储设备，其中该数据传输单元包括 临时存储单元，用于存储该管道锁存单元的输出；以及 端口传输单元，用于响应端口选择信号向对应的该端口之一传输该临时 存储单元的输出。6. 如权利要求3所述的多端口存储设备，其中该读数据输出控制单元包括初始控制信号产生单元，用于响应该读数据输出标志来产生端口选择源信号和读时钟源信号；读时钟产生电路，用于响应该读时钟源信号来产生该读时钟；以及 端口选裤:信号产生单元，用于响应该端口选#^原信号来产生该端口选4奪信号。7. 如权利要求3所述的多端口存储设备，其中该接收单元包括 复用器单元，用于响应该端口信息信号来选择该并行数据之一；以及 第一触发器单元，用于响应时钟信号来传输该复用器单元的输出。8. 如权利要求7所述的多端口存储设备，其中该复用器单元包括多个复 用器，其每一个对应于该并行数据的一位。9. 如权利要求8所述的多端口存储设备，其中该第一触发器单元包括多 个触发器。10. 如权利要求9所述的多端口存储设备，其中该多个触发器中的每一 个包括第一反相器，用于反转该复用器单元的输出；第一传输门，用于响应该时钟信号来传输该第一反相器的输出；第 一锁存器，用于锁存该第 一传输门的输出并输出该第 一 串行数据帧；第二反相器，用于反转该第一锁存器的输出；第二传输门，用于响应该时钟信号来传输该第二反相器的输出；以及第二锁存器，用于锁存该第二传输门的输出并输出该第二串行数据帧。11. 如权利要求3所述的多端口存储设备，其中该指令解码器包括 激活指令产生器，用于产生激活指令；读指令产生器，用于产生该读指令； 写指令产生器，用于产生写指令； 预充电指令产生器，用于产生预充电指令；以及 更新指令产生器，用于产生更新指令。12. 如权利要求11所述的多端口存储设备，其中该读指令产生器包括 第一反相器，用于反转该第一串行数据帧的激活位；第一NAND门，用于逻辑地组合该第一反相器的输出和该第一串行数据帧的指令位；第二反相器，用于反转该第一串行数据帧的写入位；第三反相器，用于反转该第 一 串行数据帧的指令溢出位；第二NAND门，用于逻辑地组合该第二和第三反相器的输出和该第一串行数据帧的写出位；第一NOR门，用于逻辑地组合该第一和该第二NAND门的输出；以及 第三NAND门，用于逻辑地组合该第一NOR门的输出和时钟信号。13. 如权利要求3所述的该多端口存储设备，其中该读数据输出标志产 生单元包括开始电路，用于响应该读指令来产生开始信号；第二触发器单元，用于基于该开始信号的输出产生多个控制标志；以及 读数据输出标志输出单元，用于通过逻辑地组合该开始信号和该控制标 志来输出该读数据输出标志。14. 如权利要求13所述的多端口存储设备，其中该开始电路包括 第一反相器，用于反转该开始信号；第一 NAND门，用于逻辑地组合该第一反相器的输出； 第一PMOS晶体管，连接在电源电压终端和第一输出终端之间，用于通过其栅极接收该第一 NAND门的输出；第一NMOS晶体管，与该第一输出终端连接，用于通过其栅极接收该第一NAND门的该输出；第二NMOS晶体管，连接在该第一NMOS晶体管和地电压终端之间，用于通过其栅极接收该读指令；第一锁存器，用于锁存在该第一输出终端加载的信号； 第一传输门，用于响应时钟信号传输该第一锁存器的输出；以及 第二锁存器，用于锁存该第一传输门的输出并输出该开始信号。15. 如权利要求13所述的多端口存储设备，其中该第二触发器单元包括 第一触发器，用于基于该开始信号产生第一和第二控制标志； 第二触发器，用于基于该第二控制标志产生第三和第四控制标志。16. 如权利要求15所述的多端口存储设备，其中该第一触发器包括 第一传输门，用于响应时钟信号来传输该开始信号；第一锁存器，用于锁存该第一传输门的输出并输出该第一控制标志； 第二传输门，用于响应该时钟信号来传输该第一控制标志；以及 第二锁存器，用于锁存该第二传输门的输出并输出该第二控制标志。17. 如权利要求15所述的多端口存储设备，其中该第二触发器包括 第一传输门，用于响应时钟信号来传输该第二控制标志；第一锁存器，用于锁存该第一传输门的输出并输出该第三控制标志； 第二传输门，用于响应该控制信号来传输该第三控制标志；以及 第二锁存器，用于锁存该第二传输门的输出并输出该第四控制标志。18. 如权利要求15所述的多端口存储设备，该读数据输出标志输出单元包括第一反相器，用于反转该第一控制标志；第一 NAND门，用于逻辑地组合该第一反相器的输出和该开始信号； 第二反相器，用于反转该第三控制标志；第二 NAND门，用于逻辑地组合该第二和第四控制标志和该第二反相 器的输出；第一 NOR门，用于逻辑地组合该第 一和第二 NAND门的输出；以及 第三反相器，用于反转该第一 NOR门的输出并输出该读数据输出标志。19. 如权利要求6所述的多端口存储设备，其中该初始控制信号产生单 元包括初始信号产生单元，用于基于该端口信息信号、该读数据输出标志和该 读指令产生第一源信号；触发器单元，用于基于该第一源信号产生第二至第五源信号；以及初始控制信号输出单元，用于在激活该读指令之后响应列地址选通脉冲 (CAS)等待信号来顺序地输出该第一至该第五源信号，其中该CAS等待信号在来自该读指令的输入的时钟信号的预定时钟周 期之后控制该读数据输出。20. 如权利要求19所述的多端口存储设备，其中该端口信息信号是四位 信号，且当选择对应端口时激活该端口信息信号的每一位。21. 如权利要求20所述的多端口存储设备，其中该初始控制信号产生单 元由延迟时钟信号和该时钟信号的反相时钟信号控制。22. 如权利要求21所述的多端口存储设备，其中该初始信号产生单元包括第 一反相器，用于反转该读数据输出标志；第一NAND门，用于逻辑地组合该第一反相器的输出和该时钟信号；第一延迟电路，用于延迟该第一NAND门的输出一预定时间；第一 NOR门，用于逻辑地组合该第一 NAND门和该第一延迟电路的输出；第二NAND门，用于逻辑地组合该存储体信息和该读指令；第二反相器，用于反转该第二NAND门的输出；第三反相器，用于反转该第二反相器的输出；第二延迟电路，用于延迟该第三反相器的输出一预定时间；第三NAND门，用于逻辑地组合该第一 NOR门、该第二延迟电路和该第三反相器的输出；第一PMOS晶体管，与电源电压终端连接，用于通过其栅极接收该第三NAND门的输出；第二PMOS晶体管，连接在该第一PMOS晶体管和第二输出终端之间，用于通过其栅极接收该第二反相器的该输出；第一NMOS晶体管，连接在该第二输出终端和地电压终端之间，用于通过其栅极接收该第二反相器的该输出；第三PMOS晶体管，连接在该电源电压终端和该第二输出终端之间，用于通过其栅极接收复位信号；第一锁存器，用于锁存在该第二输出终端加载的信号；第一传输门，用于响应该延迟时钟信号来传输该第一锁存器的输出；第二锁存器，用于响应该复位信号来锁存并复位该第一传输门的输出；以及第四反相器，用于反转该第二锁存器的输出并输出该第 一 源信号。23. 如权利要求22所述的多端口存储设备，其中该触发器单元包括 第一触发器，用于响应该延迟时钟信号和该反相时钟信号来传输该第一源信号，并产生该第二和第三源信号；以及第二触发器，用于响应该延迟时钟信号和该反相时钟信号来传输该第三源信号，并输出该第四和该第五源信号。24. 如权利要求23所述的多端口存储设备，其中该第 一触发器包括 第二传输门，用于响应该延迟时钟信号和该反相时钟信号来传输该第一源信号；第三锁存器，用于响应该复位信号来锁存并复位该第二传输门的输出； 第五反相器，用于反转该第三锁存器的输出并输出该第二源信号； 第三传输门,用于响应该延迟时钟信号和该反相时钟信号来传输该第二 源信号；第四锁存器，用于锁存该第三传输门的输出；以及第六反相器，用于反转该第四锁存器的输出并输出该第三源信号。25. 如权利要求24所述的多端口存储设备，其中该第二触发器包括 第四传输门，用于响应该延迟时钟信号和该反相时钟信号来传输该第三源信号；第五锁存器，用于响应该复位信号来锁存并复位该第四传输门的输出； 第七反相器，用于反转该第五锁存器的输出并输出该第四源信号； 第五传输门，用于响应该延迟时钟信号和该反相时钟信号来传输该第四 源信号；第六锁存器，用于锁存该第五传输门的输出；以及第八反相器，用于反转该第六锁存器的输出并输出该第五源信号。26. 如权利要求25所述的多端口存储设备，其中该初始控制信号输出单 元包括第一输出单元，用于输出管道锁存输出控制使能信号； 第二输出单元，用于输出该读时钟源信号；以及 第三输出单元，用于输出该端口选择源信号，其中该管道锁存输出控制使能信号，和该读时钟源信号，以及该端口选 择源信号是对应于该端口信息信号的四位信号。27. 如权利要求26所述的多端口存储设备，其中该第一输出单元包括 第六传输门，用于响应该CAS等待信号来传输该第一源信号； 第七传输门，用于响应该CAS等待信号来传输该第三源信号；以及第九反相器，用于反转该第六和该第七传输门的输出之一并输出该管道 锁存输出控制使能信号。28. 如权利要求26所述的多端口存储设备，其中该第 一输出单元包括 第六传输门，用于响应该CAS等待信号来传输该第二源信号； 第七传输门，用于响应该CAS等待信号来传输该第四源信号；以及第九反相器，用于反转该第六和该第七传输门的输出之一并输出该读时 钟源信号。29. 如权利要求26所述的多端口存储设备，其中该第一输出单元包括 第六传输门，用于响应该CAS等待信号来传输该第三源信号； 第七传输门，用于响应该CAS等待信号来传输该第五源信号；以及 第九反相器，用于反转该第六和该第七传输门的输出之一并输出该端口选择源信号。30. 如权利要求29所述的多端口存储设备，其中该读时钟产生电路包括 第四NAND门，用于逻辑地组合该读时钟源信号的该第一和该第二位； 第五NAND门，用于逻辑地组合该读时钟源信号的该第三和该第四位； 第二 NOR门，用于逻辑地组合该第四和该第五NAND门的输出； 第十反相器，用于反转该第二NOR门的输出；第六NAND门，用于逻辑地组合该第十反相器的输出和该时钟信号； 第十和第十一反相器，用于緩冲该第六NAND门的输出并输出该读时钟。31. 如权利要求30所述的多端口存储设备，其中该端口选择信号产生单 元包括第七NAND门，用于逻辑地组合该端口选择源信号和该时钟信号；以及第十二和第十三反相器，用于緩沖该第七NAND门的输出并输出该端 口选择信号。32. 如权利要求4所述的多端口存储设备，其中该管道锁存输出控制单 元包4舌移位寄存器控制器，用于产生移位寄存器控制信号；移位寄存器，用于响应该移位控制信号来产生顺序激活的多个源信号；以及管道锁存输出控制信号输出单元，用于基于该源信号输出该管道锁存输 出控制信号。33. 如权利要求32所述的多端口存储设备，其中该移位寄存器控制器包括第一NAND门，用于逻辑地组合该管道锁存输出控制使能信...

【专利技术属性】
技术研发人员：金载镒，都昌镐，郑镇一，任才爀，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]