【技术实现步骤摘要】
本专利技术涉及半导体存储设备，尤其涉及纠错电路、纠错方法和包括纠错 电路的半导体存储设备。
技术介绍
随着半导体存储设备的存储容量增大，需要可以恢复有缺陷存储单元中 的错误的纠错电路。传统纠错电路可以划分成利用冗余存储单元的纠错电路 并利用错误校验和纠正(ECC)的纠错电路。包括利用冗余存储单元的纠错电路的半导体存储设备含有正常存储单元 和冗余存储单元。这里，当写入或读取数据时，半导体存储设备用冗余存储 单元取代含有错误的存储单元。通常，动态随机存取存储(DRAM)设备使用 这种利用冗余存储单元的纠错电路。同时，包括利用ECC的纠错电路的半导体存储设备生成和存储冗余数据 (称为奇偶校验数据或校正子(syndrome)数据)以及数据位，此后利用奇 偶校验位确定是否出现了错误，以便纠正错误。利用ECC的纠错电路通常用 于只读存储(ROM)设备，尤其用于包括电可擦除可编程只读存储(EEPROM) 单元的闪速存储设备。但是，当错误出现在可纠错范围之外时，利用ECC的纠错电路可能误纠 错，'也就是说，存在误纠概率。例如，在针对528字节信息数据，使用5位 检错码(EDC)...
【技术保护点】
一种存储设备，包含： 错误校验和纠正（ＥＣＣ）编码器，配置成根据信息数据和生成多项式生成允许ｈ位纠错的校正子数据，其中，“ｈ”是２或大于２的整数，该编码器进一步配置成输出编码数据，该编码数据包括信息数据和校正子数据；和 耦合成接收该编码数据的ＥＣＣ解码器，该ＥＣＣ解码器配置成在第一操作模式下，根据编码数据检测关于信息数据中的最多（ｈ－ｊ）位的错误位置，其中，“ｊ”是１或大于１的整数。
【技术特征摘要】
KR 2006-12-29 137919/061.一种存储设备，包含错误校验和纠正(ECC)编码器，配置成根据信息数据和生成多项式生成允许h位纠错的校正子数据，其中，“h”是2或大于2的整数，该编码器进一步配置成输出编码数据，该编码数据包括信息数据和校正子数据；和耦合成接收该编码数据的ECC解码器，该ECC解码器配置成在第一操作模式下，根据编码数据检测关于信息数据中的最多(h-j)位的错误位置，其中，“j”是1或大于1的整数。2. 根据权利要求1所述的存储设备，其中，j是l。3. 根据权利要求1所述的存储设备，其中，该ECC解码器包含 分校正子发生器，配置成利用该编码数据生成至少两个分校正子；系数计算器，配置成利用至少两个分校正子计算错误位置方程的系数；和错误位置检测器，配置成根据该系数检测该错误位置。4. 根据权利要求3所述的存储设备，其中，ECC解码器进一步包含纠错 器，配置成根据所检测到的错误位置纠正编码数据。5. 根据权利要求3所述的存储设备，其中，该ECC编码器包含奇偶校验 位发生器，配置成生成关于编码数据的第 一 奇偶校验位，其中，该ECC解码器进一步包含奇偶校验器，配置成利用该编码数据生 成第二奇偶校验位，并且将第二奇偶校验位与第一奇偶校验位相比较，和其中，该第一和第二奇偶校验位的每一个是偶数奇偶校验位和奇数奇偶 校-险位之一。6. 根据权利要求1所述的存储设备，进一步包含存储器核心，该存储器 核心与ECC编码器和ECC解码器耦合，该存储器核心被配皇成存储编码数据。7. 根据权利要求6所述的存储设备，其中，该存储器核心包含电可擦除 可编程只读存储(EEPR0M)单元。8. 根据权利要求7所述的存储设备，进一步包含与ECC解码器耦合的主 机接口和逻辑单元，该主机接口和逻辑单元被配置成将从存储器核心中读取 的编码数据和错误位置数据发送到主机，其中，该主机被配置成根据错误位置数据纠正编码数据。9. 根据权利要求1所述的存储设备，其中，该ECC解码器被进一步配置 成在第二操作模式下，根据编码数据检测关于信息数据中的最多h位的错 误位置，其中，该ECC解码器响应从主机接收到的操作模式信号，在第一操作模式或第二操作模式下操作。10. 根据权利要求9所述的存储设备，其中，该ECC解码器包含模式设置器，配置成响应操作模式信号设置操作模式，并生成控制信号； 分校正子发生器，配置成利用该编码数据生成至少两个分校正子； 系数计算器，配置成根据控制信号，...
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