纠错解码装置具备与LDPC码的检查矩阵的列以及行分别对应地设置的列运算器(201)以及行运算器(211～213)，列运算器(201)从接收序列的接收LLR(对数似然比)和行运算器(211～213)输入行LLR，计算接收序列的接收LLR与来自行运算器(211～213)的行LLR的合计值(z1)，行运算器(211～213)保持在上次运算时获得的与行LLR或列LLR相关的运算结果，采用从列运算器(201)输入的合计值和所保持的运算结果来计算列LLR，根据所算出的列LLR计算行LLR，输出给列运算器(201)。
【技术实现步骤摘要】
【国外来华专利技术】纠错解码装置
本专利技术涉及纠错解码装置，尤其涉及对利用低密度奇偶检查码(Low-DensityParity-Check码；以下，称为LDPC码。)编码的接收序列进行解码的纠错解码装置。
技术介绍
如图1所示一例那样，LDPC码是以1的个数疏的(即，矩阵要素的大部分是0，相对于整体较少)奇偶检查矩阵进行定义的线性码。此时，如图2那样，当将奇偶检查矩阵的尺寸设为m×n矩阵(这里，m＜n)时，LDPC码的码长度成为n，奇偶检查矩阵的秩(阶数)成为奇偶比特长度m。在奇偶检查矩阵是满秩(阶数与行数一致)的情况下，奇偶比特长度成为m，信息序列长度成为n-m。在对LDPC码进行解码的解码法的代表方法中，例如专利文献1所记载的那样，具有Sum-Product解码法。在Sum-Product解码法中，作为接收信号(接收序列)的概率性的可靠度信息，计算对数似然比(LogLikelihoodRatio；以下，称为LLR。)并且反复进行运算，由此，进行解码。Sum-Product解码法由被称为列运算和行运算的两个运算构成，分别对应于奇偶检查矩阵的列与行。在电路等中安装时，进行列运算或行运算的部分被称为列运算器以及行运算器，但有时也分别被称为比特节点以及校验节点。对Sum-Product解码法的具体运算进行说明。将根据接收序列对与码长度相应的比特分别进行计算的接收对数似然比(以下，称为接收LLR。)作为输入，交替地反复进行行运算与列运算这两个运算，由此，进行解码运算。在行运算中，当将奇偶检查矩阵的第r行要素是1的列编号的集合设为N(r)时，针对N(r)所包含的各列c利用下面的式(1)来计算行LLRεr,c。式(1)右边的zr,c'是利用后面说明的列运算进行计算的列LLR，但在Sum-Product解码法的第一次反复中，代入与列c对应的接收LLRλc。在式(1)右边出现的各个运算记号的定义如以下这样。接着，说明列运算。这里，将奇偶检查矩阵的列c的要素是1的行的集合设为M(c)。列运算是针对由行运算求出的行LLRεr,c'利用下面的式(6)来计算列LLRzr,c。另外，利用式(7)进行发送比特bc的估计(LDPC码的解码结果的计算)。当式(7)的结果是zc为0以上时，将接收序列的第c比特bc设为1，当zc小于0时，设为bc＝0。针对由式(6)获得的列LLR进行行运算，之后反复进行这些运算，当到达预定的反复次数的上限或者估计比特是码字(可利用奇偶校验进行判别)时，输出估计比特串bc，解码结束。Sum-Product解码法在利用式(1)以及式(2)～(5)式表示的行运算中，需要指数或对数的运算，运算量庞大。在专利文献1以及其它专利文献的专利文献2中，记载了几个通过对式(1)进行近似运算来削减运算量的解码法。作为代表性的近似方法，具有采用下面的式(8)来代替式(1)的Min-sum解码法。Min-sum解码法通过如式(8)那样算出zr，c的绝对值的最小值，对由在式(1)中出现的指数或对数构成的运算进行近似。但是，Min-sum解码法的近似精度粗略，与Sum-product解码法相比，解码性能的劣化大。因此，考虑了虽然运算量比Min-sum解码法稍大但解码性能得到改善的解码法，其中之一是利用下述的式(9)来置换式(1)的OffsetBP-based解码法。OffsetBP-based解码法与Min-sum解码法同样，对最小值进行运算，然后从最小值减去α。α是常数，预先利用密度发展法等来求出。与Min-sum解码法相比，只是追加减法，运算量的增量小，但大幅改善了解码性能。另外，作为与OffsetBP-based解码法同样、解码性能比Min-sum解码法高的解码法，具有NormalizedMin-sum解码法(式(10))或δ-min解码法(例如，参照非专利文献1)，在专利文献2中显示了使OffsetBP-based解码法的α随着最小值而变化的解码法。由上述说明的Sum-product解码法的近似运算构成的解码法都是针对zr，c的绝对值的最小值或以该最小值为基准的值(以下，称为准最小值。)进行某些低运算量处理，将其结果作为行LLRεr，c。当在电路中安装Sum-product解码法以及由Sum-product解码法的近似运算构成的解码法时，与奇偶检查矩阵的列数、行数的个数对应地分别安装进行列运算的列运算器和进行行运算的行运算器。如图3那样，与奇偶检查矩阵的各列以及各行分别对应地安装列运算器和行运算器，对于矩阵内的各个1，在其列与行之间进行布线，进行数据的输入输出。例如，图3(a)的奇偶检查矩阵的第4行、第2列的矩阵要素是1，因此，如图3(b)那样，在行运算器#4与列运算器#2之间进行布线。同样，在奇偶检查矩阵的矩阵要素是1的位置，在其列的列运算器与其行的行运算器之间进行布线。现有技术文献专利文献专利文献1：国际公开第2006/059688号文本专利文献2：日本特开2011-4229号公报非专利文献非专利文献1：阪井塁、松本涉、吉田英夫、“更新式の近似に基づくLow－DensityParity－Check符号簡易復号法の検討”，电子信息通信学会，2007年2月，电子信息通信学会论文志A，第J90-A卷，2号，p.83-91
技术实现思路
专利技术所要解决的课题现有的LDPC码的解码电路具有以下这样的问题：进行列运算的列运算器与进行行运算的行运算器之间的布线是根据奇偶检查矩阵的1的位置进行布线，在1的数量多的情况下，布线变多。另外，还具有以下这样的问题：奇偶检查矩阵的1的位置基本上是不规则的，布线变得复杂。本专利技术是为了解决上述这样的问题而完成的，其目的是获得可通过减少布线数并缓和布线复杂度来提高LDPC码的解码电路的安装性的纠错解码装置。解决问题的手段本专利技术是用于对利用LDPC码进行了编码的接收序列进行解码，该纠错解码装置具备与所述LDPC码的检查矩阵的列以及行分别对应地设置的列运算器以及行运算器，所述列运算器输入所述接收序列的接收LLR(Log-LikelihoodRatio：对数似然比)并且从所述行运算器输入行LLR，计算所述接收序列的所述接收LLR与来自所述行运算器的所述行LLR的合计值，所述行运算器保持在上次运算时获得的与行LLR或列LLR相关的运算结果，采用从所述列运算器输入的所述合计值和所保持的所述运算结果来计算列LLR，根据算出的所述列LLR计算行LLR，并输出给所述列运算器。专利技术效果本专利技术是用于对利用LDPC码进行了编码的接收序列进行解码的纠错解码装置，具备与上述LDPC码的检查矩阵的列以及行分别对应地设置的列运算器以及行运算器，上述列运算器输入上述接收序列的接收LLR(Log-LikelihoodRatio：对数似然比)并且从上述行运算器输入行LLR，计算上述接收序列的上述接收LLR与来自上述行运算器的上述行LLR的合计值，上述行运算器保持在上次运算时获得的与行LLR或列LLR相关的运算结果，采用从上述列运算器输入的上述合计值和所保持的上述运算结果来计算列LLR，根据所算出的上述列LLR计算行LLR，输出给上述列运算器，因此可通过减少布线数并缓和布线复杂度，提高LDPC码的解码电路的安装性。附图说明图1是示出低密度奇偶检查矩本文档来自技高网...
【技术保护点】
一种纠错解码装置，其用于对利用LDPC码进行了编码的接收序列进行解码，该纠错解码装置具备与所述LDPC码的检查矩阵的列以及行分别对应地设置的列运算器以及行运算器，所述列运算器输入所述接收序列的接收LLR(Log‑Likelihood Ratio：对数似然比)并且从所述行运算器输入行LLR，计算所述接收序列的所述接收LLR与来自所述行运算器的所述行LLR的合计值，所述行运算器保持在上次运算时获得的与行LLR或列LLR相关的运算结果，采用从所述列运算器输入的所述合计值和所保持的所述运算结果来计算列LLR，根据算出的所述列LLR计算行LLR，并输出给所述列运算器。
【技术特征摘要】
【国外来华专利技术】2013.12.09 JP 2013-2539521.一种纠错解码装置，其用于对利用LDPC码进行了编码的接收序列进行解码，该纠错解码装置具备与所述LDPC码的检查矩阵的列以及行分别对应地设置的列运算器以及行运算器，所述列运算器输入所述接收序列的接收LLR并且从所述行运算器输入行LLR，计算所述接收序列的所述接收LLR与来自所述行运算器的所述行LLR的合计值，其中，该LLR表示对数似然比，所述列运算器向其连接的行运算器输出相同的所述合计值；所述行运算器保持在上次运算时获得的与行LLR或列LLR相关的运算结果，采用从所述列运算器输入的所述合计值和所保持的所述运算结果来计算列LLR，根据算出的所述列LLR计算行LLR，并输出给所述列运算器。2.根据权利要求1所述的纠错解码装置，其中，所述行运算器具有：存储部，其针对每列保持在上次运算时输出给所述列运算器的上次运算时的行LLR；减法部，其从由所述列运算器输入的所述合计值中减去所述存储部所保持的所述上次运算时的每列的所述行LLR，计算每列的列LLR；计算部，其从由所述减法部输出的每列的所述列LLR的绝对值中算出最小值和准最小值；运算部，其根据从所述计算部输出的所述绝对值的最小值和准最小值计算所述行LLR，并输出给所述列运算器。3.根据权利要求1所述的纠错解码装置，其中，所述行运算器具有：存储部，其针对每列保持在上次运算时算出的列LLR的绝对值的最小值和准最小值；减法部，其从由所述列运算器输入的所述合计值中减去根据所述存储部所保持的所述上次运算时的所述列LLR的绝对值的最小值和准最小值而算出的行LLR，算出列LLR；计算部，其从由所述减法部输出的所述列LLR的绝对值中算出最小值和准最小值，并且使所述存储部存储所算出的所...
【专利技术属性】
技术研发人员：杉原坚也，松本涉，吉田英夫，宫田好邦，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本;JP
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