存储装置和减少测试针脚装置及其测试方法制造方法及图纸

本发明专利技术提出一种存储装置和减少测试针脚装置及其测试方法，该存储装置包括一个待测存储器、一个减少测试针脚装置、以及一个自我测试器。此减少测试针脚装置用于在高熔丝前测试阶段找出该待测存储器的一错误地址。而此自我测试器用于在高熔丝后（ｐｏｓｔ－ｆｕｓｅ）测试阶段检验该待测存储器是否发生错误。使用本发明专利技术的存储装置可快速找出待测存储器中有问题的存储单元的位置，以利高熔丝阶段时进行修复。此外本发明专利技术具有减少测试存储器时所需的测试针脚的特性，因此可降低测试设备的成本与增进存储器测试的效能。

【技术实现步骤摘要】

本专利技术有关于一种存储装置与测试方法，且特别是一种关于存储芯片以及 减少测试针脚的装置与测试方法。
技术介绍
因存储芯片的规模与设计复杂度的增加以及需求不断扩大，加快芯片测试 速度以及准确度成为决定存储芯片生产效能的关键。也因此促使在芯片测试技术上作改变，例如发展可测试性i殳计(Design For Testability, DFT)^支术，意 即在芯片^:计阶段增加线路设计，达到有效的缩减芯片测试时间、提高错误涵 盖率、增进产品品质与生产速度。此外，也可用内建自我测试器(Built-in SelfTest, BIST)，来降^f氐芯片的测试时间。存储芯片具有多个存储单元(cell,意指组成存储器的最小单元)。在制造过 程中部分的存储单元可能会有缺陷，解决这些有缺陷存储单元的方法是准备多 余(redundancy)的存储单元。当发现有缺陷存储单元时，即用激光熔丝(laserf use )利用多余的存储单元来取代缺陷存储单元，以保证存储芯片的操作是正 常的，且不至于有数据错误的疑虑。这阶段称之为高熔丝(Fuse)阶段。在高熔 丝阶段进行之前找出存储器中缺陷存储单元的过程即称为高熔丝本文档来自技高网...

【技术保护点】
一种存储装置，其特征在于，所述存储装置包括：　　　　一待测存储器；　　　　一减少测试针脚装置，所述减少测试针脚装置用于在高熔丝前测试阶段找出所述待测存储器的一错误地址，所述减少测试针脚装置包含有：　　　　一解多任务器，控制所述待测存储器的多个输入端，用以输入一测试数据；以及　　　　一验证器，耦接所述待测存储器的多个输出端，用以验证所述待测存储器的一输出结果；以及　　　　一自我测试器，用于在高熔丝后测试阶段检验所述待测存储器是否发生错误。

【技术特征摘要】
1. 一种存储装置，其特征在于，所述存储装置包括一待测存储器；一减少测试针脚装置，所述减少测试针脚装置用于在高熔丝前测试阶段找出所述待测存储器的一错误地址，所述减少测试针脚装置包含有一解多任务器，控制所述待测存储器的多个输入端，用以输入一测试数据；以及一验证器，耦接所述待测存储器的多个输出端，用以验证所述待测存储器的一输出结果；以及一自我测试器，用于在高熔丝后测试阶段检验所述待测存储器是否发生错误。2. 根据权利要求1所述的存储装置，其特征在于，所述存储装置还包括一选 择器，用以选择所述减少测试针脚装置或所述自我测试器来检测所述待测存储器。3. 根据权利要求1所述的存储装置，其特征在于，所述待测存储器为动态随 机存取存储器阵列、静态随机存取存储器阵列、或闪存阵列。4. 一种减少测试针脚装置，其特征在于，所述测试针脚装置包括 一输出验证器，用以接收一待测存储器的多个输出，并比对所述输出是否相同，若相同则传送一通过信号，若至少一相异则传送一失败信号；以及一计数器，当所述输出验证器传送所述失败信号时，输出一错误指示信号， 用以指出所述待测存储器中带有一错误数据的一输出的所在位置。5. 根据权利要求4所述的减少测试针脚装置，其特征在于，所述错误指示信 号为 一错误单元位置时序图。6. 才艮据权利要求4所述的减少测试针脚装置，其特征...

【专利技术属性】
技术研发人员：孔繁生，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]