用于控制高速存储器的读取等待时间的方法和装置制造方法及图纸

提供了一种用于控制高速ＤＲＡＭ的读取等待时间的方法和装置。存储器设备可以包括：延迟测量单元、延迟锁定回路，等待时间计数器和数据输出缓冲器。延迟测量单元测量在外部时钟信号输入时刻和读取数据输出时刻之间的延迟时间，以便生成各测量信号，并且生成从外部时钟信号延迟的第一内部时钟信号。延迟锁定回路（ＤＬＬ）接收第一内部时钟信号，并且生成与外部时钟信号同步的第二内部时钟信号。等待时间计数器从外部读取命令信号生成等待时间信号以响应于各测量信号，并且数据输出缓冲器输出读取数据以响应于等待时间信号和第二内部时钟信号。

【技术实现步骤摘要】
用于控制高速存储器的读取等待时间的方法和装置
各示例实施例涉及一种半导体存储器设备，并且更具体地，涉及一种用于控制DRAM (动态随机存取存储器)的读取等待时间的方法和装置。技术背景典型的DRAM系统有用于处理读取请求和/或写入请求的外部存储器控 制器。在从读取请求后的若干外部系统时钟周期之后，存储器控制器期望有 效数据被加载到数据总线上。外部系统时钟周期的数目可以预定。例如，外 部系统时钟周期的数目可以是七。在传统的DRAM系统中，外部系统时钟周 期的数目对应于可以预定的读取等待时间。传统的DRAM典型地具有接收外 部时钟信号的时钟系统。传统DRAM可以从外部时钟信号生成内部时钟信 号，并且该内部时钟信号可以用于一个或多个内部操作。在DRAM中实现的 公知的内部时钟系统是由延迟锁定回路(DLL)提供的向后计时读取时钟域 (back-timed read clock domain )。该向后计时读取时钟域提供读取时钟信号。 该读取时钟信号与外部系统时钟信号具有期望的和/或预定的相位关系，并且 提供的到各读取锁存器。为了提供作用于各输出数据锁存器的读取时钟信号， 向后计时读取时钟域补偿在数据输出路径上的延迟成分，以便获得与外部系 统时钟信号的指定相位校准。图1是传统存储器设备100的框图，并且在这里用于解释传统存储器设 备100的读取等待时间控制操作。参照图1,存储器设备100包括接收外部 命令CMD的命令緩冲器IIO和接收外部时钟信号EXCLK的时钟缓冲器120。 由时钟緩冲器120缓存的外部时钟信号EXCLK被施加到DLL 130以生成存 储器设备100的内部时钟信号DLLCLK。响应于读取命令PREAD,传统存 储器设备100控制读取等待时间。从命令緩冲器110输出的读取命令PREAD 施加到等待时间计凄t器140。响应于内部时钟信号DLLCLK和复制迟延时间 单元150的输出时钟信号，等待时间计数器140采样读取命令PREAD。基于 读取命令PREAD、内部时钟信号DLLCLK以及复制延迟时间单元150的输出信号，等待时间计数器生成等待时间信号LATENCY。复制延迟单元150生成从内部时钟信号DLLCLK延迟总的延迟时间 tSAC+tREAD的内部时钟信号，该总的延迟时间tSAC+tREAD对应于第一延 迟时间tSAC和第二延迟时间tREAD之和，该第一延迟时间tSAC是从内部 时钟信号DLLCLK被生成时到输出数据DOUT被输出时的时间，该第二延 迟时间tREAD是用于和外部时钟信号EXCLK同步的读取命令传输到等待时 间计数器140所需要的时间。复制延迟单元150是第一路径tSAC上的电路 和第二路径tREAD上的电路的复制品(replica)。 DLL130延迟外部时钟信号 EXCLK,使得内部时钟信号DLLCLK领先外部时钟信号EXCLK第一延迟 tSAC。内部时钟信号DLLCLK被施加到延迟补偿器160,并且从内部时钟信号 DLLCLK被等待时间计数器140的延迟时间延迟的时钟信号从延迟补偿器 160输出。响应于等待时间信号LATENCY和来自延迟补偿器160的时钟信 号输出，数据输出緩沖器170输出该输出数据DOUT。图2A是传统等待时间计数器140a的电路图，其可以用作图1的等待时 间计数器140和传统复制延迟单元150。图2B是图2A中图示的传统等待时 间计数器140a的操作的时序图。参照图2A,等待时间计数器140a以包括第 一到第五触发器210、 212、 214、 216和218的移位寄存器的形式配置。触发 器的数目取决于CAS等待时间CL。复制延迟单元150包括第一、第二、第 三和第四单元延迟202、 204、 206和208。第一、第二、第三和第四单元延 迟202、 204、 206和208的总延迟时间对应于tSAC+tREAD。第一、第二、 第三和第四单元延迟202、 204、 206和208的每一个的延迟时间tD对应于 (tSAC+tREAD)/(CL-l)。在复制延迟单元150中，内部时钟信号DLLCLK被输入到第一单元延迟 202。第一、第二、第三和第四单元延迟202、 204、 206和208串联连接，并 且第四单元延迟208生成从内部时钟信号DLLCLK延迟tSAC+tREAD的时 钟信号Pl,如图2B中所示。在等待时间计数器140a中，第一到第五触发器 210、 212、 214、 216和218接收緩存的读取命令PREAD,并且生成等待时 间信号LATENCY,以响应于第一、第二、第三和第四单元延迟202、 204、 206和208的输出时钟信号Pl到P4和内部时钟信号P5 ( DLLCLK )。等待时 间计数器140a采样缓存的读取命令PREAD，以响应于第四单元延迟208的输出时钟信号Pl，并且从内部时钟信号P5 (DLLCLK)生成等待时间信号 LATENCY。当等待时间计数器140a应该支持的CAS等待时间的数目少的时候，以 移位寄存器的形式配置的等待时间计数器140a是有利的，但是对于具有等待 时间计数器140a应该支持的大量数目的CAS等待时间的高速DRAM是不利 的。这至少部分是因为根据CAS等待时间必须额外需要如等待时间计数器 140a的延迟链，因此当CAS等待时间的数目增加时，延迟链的数目增加。这 需要延迟时间考虑到过程变化、电压变化和温度变化而调整，并且增加延迟 链的数目增加了 DRAM的设计面积。此外，因为必须为第一到第五触发器 210、 212、 214、 216和218中的每一个保证的定时边缘(margin),所以当 CAS等待时间的数目增加时，DRAM的最小访问时间tAA也增加，因此 DRAM的数据访问速度的限制由等待时间计数器决定，而不是由从存储器单 元读取数据的速度决定。为了处理和/或解决移位寄存器型等待时间计数器140a的问题，已经提 出了如图3A中所示的传统指针型等待时间计数器140b。参照图3A,传统等 待时间计数器140b包括两个环形计数器310和320。环形计数器310和320 的位数由CL确定。第一环形计数器310接收内部时钟信号DLLCLK，并且 生成时钟脉冲信号TCLK<i> (i=0至5 )。第二环形计数器320通过复制延迟 单元150接收从内部时钟信号DLLCLK延迟tSAC+tREAD的内部时钟信号， 并且生成时钟脉冲信号SCLK<i> (i=0至5 )。从时钟脉冲信号TCLKO生成 时直到时钟脉冲信号SCLKO生成时的延迟时间变为tSAC+tREAD,并且从 时钟脉冲信号SCLKO生成时直到时钟脉冲信号TCLKO生成时的延迟时 间变为N*tCK-(tSAC+tREAD)。 N是环形计数器的位数并且通常由CL确定。仍然参照图3A,各第一开关330采样緩存的读取命令PREAD以响应于 脉冲信号SCLKO,并且传输采样的读取命令到寄存器340。各第二开关350 采样存储在寄存器340中的读取命令PREAD以响应于脉沖信号SCLK<i>, 以便生成等待时间信号LATENCY。当考虑到从内部时钟信号DLLCLK生成 时直到输出数据DOUT输出时的延本文档来自技高网...

【技术保护点】
一种存储器设备，包括：延迟测量单元，测量在外部时钟信号输入时刻和输出读取数据之间的延迟时间以生成各测量信号时刻，并且生成从外部时钟信号延迟的第一内部时钟信号；延迟锁定回路ＤＬＬ，接收第一内部时钟信号，并且生成与外部时钟信号同 步的第二内部时钟信号；等待时间计数器，从外部读取命令信号生成等待时间信号以响应于各测量信号；以及数据输出缓冲器，输出读取数据以响应于等待时间信号和第二内部时钟信号。

【技术特征摘要】
KR 2007-2-8 13339/071. 一种存储器设备，包括延迟测量单元，测量在外部时钟信号输入时刻和输出读取数据之间的延迟时间以生成各测量信号时刻，并且生成从外部时钟信号延迟的第一内部时钟信号；延迟锁定回路DLL，接收第一内部时钟信号，并且生成与外部时钟信号同步的第二内部时钟信号；等待时间计数器，从外部读取命令信号生成等待时间信号以响应于各测量信号；以及数据输出缓冲器，输出读取数据以响应于等待时间信号和第二内部时钟信号。2. 如权利要求1所述的存储器设备，其中延迟测量单元生成具有漏过单 个周期时段的第一内部时钟信号，以响应于表示DLL的锁定完成时刻的锁定 完成信号。3. 如权利要求1所述的存储器设备，其中延迟测量单元包括 测量开始信号发生器，生成测量开始信号以响应于锁定完成信号和外部时钟信号，并且生成第一内部时钟信号以响应于测量开始信号和外部时钟信号；测量控制信号发生器，生成第一测量控制信号和第二测量控制信号以响应于外部时钟信号和锁定完成信号；分频器，划分外部时钟信号的频率以响应于第一测量控制信号，以便生 成分频时钟信号；控制时钟发生器，生成控制时钟信号以响应于第二测量控制信号和外部 时钟信号；以及测量信号发生器，生成各测量信号和测量停止信号以响应于控制时钟信 号和分频时钟信号。4. 如^L利要求3所述的存储器设备，其中测量开始信号发生器包括 第一触发器，接收锁定完成信号以响应于外部时钟信号，并且输出第一节点信号；第一倒相器，^接收外部时钟信号；第一NAND门，接收第一节点信号、第三节点信号和测量开始信号； 第二倒相器，接收第一NAND门的输出信号，并且输出第二节点信号； 第二触发器，接收第二节点信号以响应于第一倒相器的^T出信号，并且 输出测量开始信号；延迟，延迟和反相测量开始信号；第二NAND门，接收测量开始信号和延迟的输出信号；第三NAND门，接收第二 NAND门的输出信号和第四NAND门的输出信号；第四NAND门，接收第三NAND门的输出信号和外部时钟信号； 第三倒相器，接收第三NAND门的输出信号，并且生成第三节点信号； 等待时间计数器复制品，接收外部时钟信号，并且将外部时钟信号延迟等待时间计数器的延迟时间；以及AND门，接收等待时间计数器复制品的输出信号和测量开始信号，并且输出第一内部时钟信号。5. 如权利要求4所述的存储器设备，其中测量控制信号发生器包括 第三触发器，接收第一节点信号以响应于外部时钟信号； 第二延迟，接收第三触发器的输出信号，并且输出第一测量控制信号； 第四倒相器，接收外部时钟信号；以及第四触发器，接收第三触发器的输出信号以响应于第四倒相器的输出信 号，并且输出第二测量控制信号。6. 如权利要求3所述的存储器设备，其中分频器包括 NAND门，接收第一测量控制信号和触发器的反相输出信号； 倒相器，接收NAND门的输出信号；以及触发器，当锁定完成信号为非激活时重置，接收倒相器的输出信号以响 应于第二内部时钟信号，并且输出分频时钟信号。7. 如权利要求3所述的存储器设备，其中控制时钟发生器包括 第一NAND门，接收外部时钟信号和第二测量控制信号； 延迟，接收、反相和延迟第一NAND门的输出信号；以及 第二NAND门，接收延迟的输出信号和测量停止信号，并且生成控制时钟信号。8. 如权利要求3所的存储器设备，其中测量信号发生器包括串联连接的多个触发器，接收分频时钟信号以响应于控制时钟信号；以及多个NAND门，分别生成各测量信号以响应于多个触发器的输出信号或 反相输出信号，并且邻接各测量信号，其中串行连接的各触发器的最后触发器的反相输出信号变为测量停止信—;一9. 如权利要求1所述的存储器设备，其中DLL包括相位检测器，将外部时钟信号的相位与第二内部时钟信号的相位比较， 并且生成相位控制信号；以及延迟，延迟第一内部时钟信号以响应于相位控制信号，以便生成第二内 部时钟信号。10. 如权利要求1所述的存储器设备，其中等待时间计数器包括 逻辑电路，将存储器设备的测量信号和等待时间信息相结合以生成多个开关信号；多个串联连接的触发器，顺序地接收外部读取命令信号以响应于外部时 钟信号；以及开关单元，选择外部读取命令信号或者触发器的各输出信号以响应于各 开关信号，并且传送选择的信号作为等待时间信号。11. 一种存储器设备，包括命令緩沖器，接收外部命令并且输出第一命令信号；时钟緩冲器，接收外部时钟信号并且生成第 一 内部时钟信号；延迟测量单元，生成第二内部时钟信号和各测量信号以响应于第 一 内部 时钟信号和第四内部时钟信号，以便测量在外部时钟信号输入时刻和读取数 据输出时刻之间的延迟时间；DLL,接收第二内部时钟信号，并且生成与第一内部时钟信号同步的第 三内部时钟信号和第四内部时钟信号；等待时间计数器，从第一命令信号生成第二命令信号以响应于第 一 内部 时钟信号和测量信号；延迟单元复制品，将第二命令信号延迟从第二内部时钟信号到第三内部 时钟信号的延迟时间，以便生成等待时间信号；以及数据输出緩冲器，输出读取数据以响应于等待时间信号和第三内部时钟信号。12. 如权利要求11所述的存储器设备，其中延迟测量单元生成具有漏过 单个周期时段的第二内部时钟信号，以响应于表示DLL的锁定完成时刻的锁 定完成信号。13. 如权利要求11所述的存储器设备，其中延迟测量单元包括 测量开始信号发生器，生成测量开始信号以响应于锁定完成信号和第一内部时钟信号，并且生成第二内部时钟信号以响应于测量开始信号和第一内 部时钟信号；测量控制信号发生器，生成第一测量控制信号和第二测量控制信号以响 应于第一内部时钟信号和锁定完成信号；分频器，划分第一内部时钟信号的频率以响应于第一测量控制信号，以 便生成分频时钟信号；控制时钟发生器，生成控制时钟信号以响应...

【专利技术属性】
技术研发人员：赵容湖，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]