【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总体涉及集成电路器件、这种器件的高速信令、存储器器 件以及存储器系统。
技术介绍
一些当代的趋势预言处理器，诸如通用微处理器和图形处理器， 将继续增大对系统存储和数据带宽的要求。通过在应用中使用诸如多 核处理器架构和多图形流水线的并行机制，处理器应当能够以被预测 为在未来10年里每3年增大一倍的速度拉动系统带宽的增长。动态 随机访问存储器(DRAM)中存在若干主要趋势，这些趋势可能 使DRAM出奇昂贵并且对跟上增长的数据带宽要求和系统存储要求 提出挑战。例如，相对于给定DRAM技术节点中特征尺寸改进的晶 体管速度，以及使DRAM技术适应给定DRAM棵片的更大存储密度 所需的增大的成本都对DRAM技术跟上增大的数据带宽要求和系统 容量要求的速度产生不利影响。附图说明在附图中通过示例而非限制的方式对实施方式进行了描述，在附图中，类似的附图标记表示类似的元件，其中图1示出了包括多个集成电路存储器器件和多个集成电路緩冲器器件的存储器模块拓朴；图2示出了具有分离的多分支控制/地址总线的存储器模块拓朴； 图3示出了具有单个多分支控制/地址总线的存储器模块拓朴； 图4示出了在每个集成电路緩冲器器件和存储器模块连接器接口之间提供数据的存储器模块拓朴；图5示出了包括多个集成电路存储器器件和多个集成电路緩冲器器件的、具有用于控制和地址信息的集成电路緩沖器器件的存储器模块拓朴；图6示出了图5存储器模块拓朴中控制/地址信号通路的终端器 (termination );图7示出了图5存储器模块拓朴中数据信号通路的终端器； 图8示出了图5存储器模块系统中分离的控制/地址信号...
【技术保护点】
一种存储器模块，包括： 连接器接口； 耦合至所述连接器接口的第一信号通路； 第一集成电路存储器裸片； 耦合至所述第一信号通路的第一集成电路缓冲器裸片，所述第一集成电路缓冲器裸片用以从所述第一信号通路接收控制信息，其中，所述控制信息指定对所述第一集成电路存储器裸片的访问，从而使所述第一集成电路存储器裸片响应于所述控制信息而向所述第一集成电路缓冲器裸片提供第一数据； 第二集成电路存储器裸片；以及 耦合至所述第一信号通路的第二集成电路缓冲器裸片，所述第二集成电路缓冲器裸片用以从所述第一信号通路接收控制信息，其中，所述控制信息指定对所述第二集成电路存储器裸片的访问，从而使所述第二集成电路存储器裸片响应于所述控制信息而向所述第二集成电路缓冲器裸片提供第二数据。
【技术特征摘要】
【国外来华专利技术】US 2005-9-26 11/236,4011.一种存储器模块，包括连接器接口；耦合至所述连接器接口的第一信号通路；第一集成电路存储器裸片；耦合至所述第一信号通路的第一集成电路缓冲器裸片，所述第一集成电路缓冲器裸片用以从所述第一信号通路接收控制信息，其中，所述控制信息指定对所述第一集成电路存储器裸片的访问，从而使所述第一集成电路存储器裸片响应于所述控制信息而向所述第一集成电路缓冲器裸片提供第一数据；第二集成电路存储器裸片；以及耦合至所述第一信号通路的第二集成电路缓冲器裸片，所述第二集成电路缓冲器裸片用以从所述第一信号通路接收控制信息，其中，所述控制信息指定对所述第二集成电路存储器裸片的访问，从而使所述第二集成电路存储器裸片响应于所述控制信息而向所述第二集成电路缓冲器裸片提供第二数据。2. 根据权利要求1所述的存储器模块，还包括 耦合至所述第一集成电路存储器棵片和第一集成电路緩沖器器件的第二信号通路，其中，所述第二信号通路专用于在所述第一集成电路存储器棵片和所述第一集成电路緩冲器器件之间携带所述第一 数据；耦合至所述第二集成电路存储器棵片和第二集成电路緩沖器器 件的第三信号通路，其中，所述第三信号通路专用于在所述第二集成 电路存储器棵片和第二集成电路緩沖器器件之间携带所述第二数据；耦合至所述第 一 集成电路緩冲器器件和所述连接器接口的第四 信号通路，其中，所述第四信号通路专用于在所述第一集成电路緩沖 器器件和所述连接器接口之间携带所述第一数据；以及耦合至所述第二集成电路緩冲器器件和所述连接器接口的第五信号通路，其中，所述第五信号通路专用于在所述第二集成电路緩沖 器器件和所述连接器接口之间携带所述第二数据。3. 根据权利要求1所述的存储器模块，其中，所述第一信号通路 包括向所述第一集成电路緩冲器棵片和所述第二集成电路緩沖器棵 片提供时钟信号的信号线。4. 根据权利要求3所述的存储器模块，其中所述第一集成电路緩冲器棵片使用第 一 时钟信号产生第二时钟信号，并将所述第二时钟信号提供给所述第一集成电路存储器棵片； 以及所述第二集成电路緩冲器棵片使用所述第一时钟信号产生第三 时钟信号，并将所述第三时钟信号提供给所述第二集成电路存储器棵 片。5. 根据权利要求1所述的存储器模块，其中，所述第一信号通路 包括第 一信号线，用于向所述第 一集成电路緩冲器棵片提供第 一时钟 信号、并向所述第二集成电路緩冲器棵片提供第二时钟信号。6. 根据权利要求1所述的存储器模块，其中，所述第一集成电路 緩沖器棵片部署在第一封装中，并且所述第一集成电路存储器棵片部 署在第二封装中，并且其中，所述第二集成电路緩沖器棵片部署在第 三封装中，并且所述第二集成电路存储器棵片部署在第四封装中。7. 根据权利要求6所述的存储器模块，其中，所述第一封装堆叠 在所述第二封装上。8. 根据权利要求6所述的存储器模块，其中，第五封装包括第三 集成电路存储器棵片，并且其中，所述第五封装堆叠在所述第一封装 上。9. 根据权利要求6所述的存储器模块，其中，所述第一封装堆叠 在所述第二封装上，并且其中，第五封装包括第三集成电路存储器棵 片，并且其中，所述第五封装堆叠在所述第一封装上。10. 根据权利要求1所述的存储器模块，其中，所述第一集成电 路緩冲器棵片和所述第一集成电路存储器棵片部署在第一公共封装中，并且其中，所述第二集成电路緩沖器棵片和所述第二集成电路存 储器棵片部署在第二公共封装中。11. 根据权利要求1所述的存储器模块，包括 所述第一信号通路中的信号线，用以将时钟信号从所述第一集成电路緩冲器棵片提供给所述连接器接口；以及耦合至第一集成电路緩沖器器件和所述连接器接口的第二信号 通路，所述第二信号通路用以在所述第一集成电路緩冲器器件和所述 连接器接口之间携带所述第一数据，其中，所述第一数据按照与时钟 信号的时间关系进行传播。12. 根据权利要求1所述的存储器模块，包括 耦合至第一集成电路緩冲器器件和所述连接器接口的第二信号通路，所述第二信号通路用以在所述第一集成电路緩沖器器件和所述 连接器接口之间携带所述第一数据，其中，所述第一数据按照与时钟 信号的时间关系进行传播；以及所述第二信号通路中的第 一 信号线，用以提供所述时钟信号。13. 根据权利要求1所述的存储器模块，包括耦合至第 一 集成电路緩冲器器件和所述连接器接口的第二信号 通路，所述第二信号通路用以在所述第一集成电路緩冲器器件和所述 连接器接口之间携带所述第一数据，其中，所述第一数据按照与选通 信号的时间关系进行传播；以及所述第二信号通路中的第 一信号线，用以提供所述选通信号。14. 根据权利要求13所述的存储器模块，其中，所述选通信号是 只又向的。15. 根据权利要求13所述的存储器模块，其中，所述选通信号是 单向的。16. 根据权利要求1所述的存储器模块，包括 所述第一信号通路中的信号线，用以将时钟信号从所述连接器接口提供给所述第一集成电路緩沖器棵片；耦合至第一集成电路緩冲器器件和所述连接器接口的第二信号通^各；以及所述第二信号通路中的信号线，用以通过所述第一集成电路緩冲 器棵片提供将要在所述第 一 集成电路存储器棵片中存储的写入数据， 其中，所述写入数据与所述时钟信号具有时间关系。17. 根据权利要求1所述的存储器模块，包括 耦合至第一集成电路緩冲器器件和所述连接器接口的第二信号通路；所述第二信号通路中的信号线，用以将时钟信号从所述连接器接 口提供给所述第一集成电路緩沖器棵片；以及所述第二信号通路中的信号线，用以通过所述第一集成电路緩冲器棵片从所述连接器接口提供将要存储到所述第一集成电路存储器 棵片中的写入数据，其中，所述写入数据与所述时钟信号具有时间关 系。18. 根据权利要求1所述的存储器模块，包括 耦合至第一集成电路緩冲器器件和所述连接器接口的第二信号通路；所述第二信号通路中的信号线，用以将选通信号从所述连接器接 口提供给所述第一集成电路緩冲器棵片；以及所述第二信号通路中的信号线，用以通过所述第一集成电路緩冲 器棵片从所述连接器接口提供将要存储在所述第一集成电路存储器 棵片中的写入数据，其中，所述写入数据与所述选通信号具有时间关 系。19. 根据权利要求18所述的存储器模块，其中，所述选通信号是 ^又向的。20. 根据权利要求18所述的存储器模块，其中，所述选通信号是 单向的。21...
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