一种毫米波封装结构及其制备方法技术

本发明专利技术涉及一种毫米波封装结构。该毫米波封装结构采取在硅衬底表面刻槽，并将射频芯片填埋的方式，减小了封装结构的厚度，使封装结构更加紧凑。本发明专利技术的天线、接地单元、硅衬底与芯片垂直互联，也使得封装结构更加紧凑。本发明专利技术利用由低损耗的介电材料旋涂玻璃生成的SiO2薄膜作为层间的介质层。SiO2作为介质层，具有优良的介电性能，能够降低芯片与天线之间的互连损耗。此外，由旋涂玻璃生成SiO2薄膜的方法比通过等离子体增强化学气相淀积法沉积SiO2的工作温度低，与芯片的兼容性更好。另外，本发明专利技术的传输线不经过硅衬底，电学信号在垂直方向上由芯片通过波导传至天线，也能够降低损耗，最大限度的提高天线的增益。本发明专利技术还涉及所述毫米波封装结构的制备方法。所述毫米波封装结构的制备方法。所述毫米波封装结构的制备方法。

【技术实现步骤摘要】
一种毫米波封装结构及其制备方法


[0001]本专利技术涉及微电子封装领域，具体涉及一种毫米波封装结构及其制备方法。

技术介绍

[0002]随着5G通讯时代的兴起，有源和无源器件的异质集成和三维集成已经成为实现高性能毫米波系统的关键技术策略。而天线集成的封装模块适用于所有的 5G产品，如手机、基站等。更紧凑的封装体积、芯片与天线之间的低损耗互连、高增益高带宽的天线是实现毫米波系统优异性能的必要因素。因此，在天线封装的模块中，性能好、尺寸紧凑的封装设计，低损耗层间介质层薄膜的选取，有源、无源器件与天线的协同设计以及它们在毫米波段的三维集成是目前应首要突破的技术方向。针对5G通讯时代对更紧凑的封装尺寸和低传输损耗的需求，特提出本专利技术的毫米波封装结构。

技术实现思路

[0003]本专利技术的目的是克服现有技术的缺点，提供一种毫米波封装结构，该封装结构具有更紧凑的封装体积，且芯片与天线之间的互连损耗低。
[0004]本专利技术的另一目的是提供所述毫米波封装结构的制备方法。
[0005]为了实现以上目的，本专利技术提供如下技术方案。
[0006]一种毫米波封装结构，包括：
[0007]芯片；
[0008]硅衬底，设有TSV结构，且顶部设有用于填埋所述芯片的第一凹槽；
[0009]第一重布线层，设置在所述硅衬底的上表面，并且与所述TSV结构和所述芯片上的电学I/O PAD连接；
[0010]第一氧化硅层，其覆盖所述第一重布线层，并且设有使所述第一重布线层的部分上表面裸露的第二凹槽；
[0011]第二重布线层，设置在所述第一氧化硅层的上表面且充满所述第二凹槽，并且包括波导、传输线和接地单元；
[0012]第二氧化硅层，其覆盖所述第二重布线层，并且设有使所述第二重布线层的部分上表面裸露的第三凹槽；以及
[0013]第三重布线层，设置在所述第二氧化硅层的上表面且充满所述第三凹槽，并且包括波导、传输线和天线。
[0014]所述毫米波封装结构的制备方法，包括：
[0015]提供硅衬底，并在所述硅衬底上形成TSV(through
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silicon
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via，通过硅穿孔)结构和第一凹槽；
[0016]将芯片填埋到所述第一凹槽中；
[0017]在所述硅衬底的上表面形成第一重布线层，使所述第一重布线层分别与所述TSV结构和所述芯片上的电学I/O PAD连接；
[0018]在所述硅衬底和所述芯片的上表面形成覆盖所述第一重布线层的第一氧化硅层，并在所述第一氧化硅层上形成第二凹槽，使得所述第一重布线层的部分上表面裸露；
[0019]在所述第一氧化硅层上形成包括波导、传输线和接地单元的第二重布线层，其充满所述第二凹槽；
[0020]在所述第一氧化硅层上形成覆盖所述第二重布线层的第二氧化硅层，并在所述第二氧化硅层上形成第三凹槽，使得所述第二重布线层的部分上表面裸露；以及
[0021]在所述第二氧化硅层上形成包括波导、传输线和天线的第三重布线层，其充满所述第三凹槽。
[0022]与现有技术相比，本专利技术达到了以下技术效果：
[0023]1.本专利技术的毫米波封装结构采取在硅衬底表面刻槽，并将射频芯片填埋的方式，减小了封装结构的厚度，使封装结构更加紧凑。本专利技术的天线、接地单元、硅衬底与芯片垂直互联，也使得封装结构更加紧凑。
[0024]2.本专利技术利用由低损耗的介电材料旋涂玻璃(Spin
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on
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Glass)生成的SiO2薄膜作为层间的介质层。SiO2作为介质层，具有优良的介电性能，能够降低芯片与天线之间的互连损耗。此外，由旋涂玻璃生成SiO2薄膜的方法比通过等离子体增强化学气相淀积法(PECVD)沉积SiO2的工作温度低，与芯片的兼容性更好。另外，本专利技术的传输线不经过硅衬底，电学信号在垂直方向上由芯片通过波导传至天线，也能够降低损耗，最大限度的提高天线的增益。
附图说明
[0025]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
[0026]图1给出了本专利技术的毫米波封装结构的示意图。
[0027]图2
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图12给出了本专利技术实施例1提供的制备方法中每步得到的结构示意图。
[0028]附图标记说明
[0029]100为芯片，200为硅衬底，201为TSV结构，202为第一凹槽，300为第一重布线层，400为第一氧化硅层，401为第二凹槽，500为第二重布线层，600 为第二氧化硅层，601为第三凹槽，700为第三重布线层，800为第三氧化硅层， 801为通孔，900为SiO2绝缘层。
具体实施方式
[0030]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0031]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/ 层。
[0032]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0033]下面将结合具体附图对本专利技术作进一步说明。
[0034]图1给出了本专利技术的毫米波封装结构的示意图。具体地，如图1所示，本专利技术的毫米波封装结构包括：芯片100；硅衬底200，设有TSV结构201，且顶部设有用于填埋芯片100的第一凹槽202；第一重布线层300，设置在硅衬底 200的上表面，并且分别与TSV结构201和芯片100上的电学I/O PAD连接；第一氧化硅层400，其覆盖第一重布线层300，并且设有使第一重布线层300的部分上表面裸露的第二凹槽401；第二重布线层500，设置在第一氧化硅层400 的上表面且充满第二凹槽401，并且包括波导、传输线和接地单元；第二氧化硅层600，其覆盖第二重布线层500，并且设有使第二重布线层500的部分上表面裸露的第三凹槽601；以及第三重布线层700，设置在第二氧化硅层600的上表面且充满第三凹槽601，并且包括波导、传输线和天线。
[0035]在本专利技术中，芯片100可为5G通讯的射频芯片(RFIC)，优选为Ka或Ku 波段的射频本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种毫米波封装结构，包括：芯片；硅衬底，设有TSV结构，且顶部设有用于填埋所述芯片的第一凹槽；第一重布线层，设置在所述硅衬底的上表面，并且与所述TSV结构和所述芯片上的电学I/O PAD连接；第一氧化硅层，其覆盖所述第一重布线层，并且设有使所述第一重布线层的部分上表面裸露的第二凹槽；第二重布线层，设置在所述第一氧化硅层的上表面且充满所述第二凹槽，并且包括波导、传输线和接地单元；第二氧化硅层，其覆盖所述第二重布线层，并且设有使所述第二重布线层的部分上表面裸露的第三凹槽；以及第三重布线层，设置在所述第二氧化硅层的上表面且充满所述第三凹槽，并且包括波导、传输线和天线。2.根据权利要求1所述的毫米波封装结构，其特征在于，所述硅衬底为高阻硅衬底。3.根据权利要求1或2所述的毫米波封装结构，其特征在于，在所述硅衬底和所述第一重布线层之间设置有第三氧化硅层，所述第三氧化硅层充满所述芯片和所述第一凹槽之间的缝隙并且覆盖所述芯片和所述硅衬底的上表面，并且所述第三氧化硅层上设有使所述芯片的电学I/O PAD和所述TSV结构的上表面裸露的通孔。4.根据权利要求1或2所述的毫米波封装结构，其特征在于，所述第二重布线层和所述第三重布线层中的波导为共面波导；所述天线采用贴片天线。5.根据权利要求1或2所述的毫米波封装结构，其特征在于，所述第一氧化硅层和所述第二氧化硅层的厚度均为5
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15微米。6.根据权利要求1、2、4或5所述的毫米波封装结构的制备方法，其特征在于，包括：提供硅衬底，并在所述硅...

【专利技术属性】
技术研发人员：赵浩然，王玮，温博，杨宇驰，徐涵，韩笑，杜建宇，
申请(专利权)人：北京大学，
类型：发明
国别省市：