存内逻辑电路制造技术

本发明专利技术提供一种存内逻辑电路，存内逻辑电路包括：逻辑输入单元、参考比较单元、逻辑处理单元、CMOS传输门、以及逻辑输出一晶体管一存储器单元；逻辑输入单元包括：第一NMOS晶体管、并联连接至第一NMOS晶体管的源端的第一逻辑输入一晶体管一存储器单元和第二逻辑输入一晶体管一存储器单元；参考比较单元包括：第二NMOS晶体管、第一参考比较一晶体管一存储器单元和第二参考比较一晶体管一存储器单元；第一NMOS晶体管和第二NMOS晶体管的漏端分别连接第一电流灵敏放大器的两个输入端；逻辑处理单元的输出端连接CMOS传输门的控制端；CMOS传输门的输入端接收置位信号，输出端连接逻辑输出一晶体管一存储器单元。一晶体管一存储器单元。一晶体管一存储器单元。

【技术实现步骤摘要】
存内逻辑电路


[0001]本专利技术涉及半导体
，尤其涉及一种存内逻辑电路。

技术介绍

[0002]存内逻辑电路是一种解决计算机中冯诺依曼瓶颈和存储墙问题的新型架构。现有技术中实现存内逻辑电路功能的存储器可以分为易失性存储器和非易失性存储器，其中，易失性存储器，例如静态随机存取存储器(SRAM，Static Random Access Memory)、动态随机存取存储器(DRAM，Dynamic Random Access Memory)；非易失性存储器，例如阻变式存储器(RRAM，Resistive Random Access Memory)、相变随机存储器(PCRAM，Phase Change Random Access Memory)、磁性随机存储器(MRAM，Magnetoresistive Random Access Memory)。基于非易失性存储器的存内逻辑电路具有以下优点：1.逻辑完成后的非易失性，能原位存储逻辑结果；2.零静态功耗，在系统不进行逻辑操作的待机状态不需要施加电源电压；3.逻辑的可在线编程，根据不同的计算需求进行特定的计算方式。鉴于此，基于新型非易失存储器的存内逻辑电路成为一种重要的非冯诺依曼架构的新型计算机范式。
[0003]但是，现有技术中基于非易失性存储器的存内逻辑电路往往需要大量的辅助存储器单元，以及多个周期进行存储器写入，这使得硬件资源的额外开销过大以及工作时间缓慢。

技术实现思路

[0004]针对现有技术存在的问题，本专利技术提供一种存内逻辑电路。
[0005]本专利技术提供一种存内逻辑电路，包括：逻辑输入单元、参考比较单元、逻辑处理单元、CMOS传输门、以及逻辑输出一晶体管一存储器单元；其中：
[0006]所述逻辑输入单元，包括：第一NMOS晶体管、并联连接至所述第一NMOS晶体管的源端的第一逻辑输入一晶体管一存储器单元和第二逻辑输入一晶体管一存储器单元；
[0007]所述参考比较单元，包括：第二NMOS晶体管、并联连接至所述第二NMOS晶体管的源端的第一参考比较一晶体管一存储器单元和第二参考比较一晶体管一存储器单元；所述第一NMOS晶体管和所述第二NMOS晶体管的栅端由第一控制信号控制；
[0008]所述逻辑处理单元，包括：第一电流灵敏放大器；所述第一电流灵敏放大器的复位与逻辑操作由第二控制信号控制；所述第一NMOS晶体管和所述第二NMOS晶体管的漏端分别连接所述第一电流灵敏放大器的两个输入端；所述逻辑处理单元的输出端连接所述CMOS传输门的控制端；
[0009]所述CMOS传输门的输入端接收置位信号，所述CMOS传输门的输出端连接所述逻辑输出一晶体管一存储器单元。
[0010]根据本专利技术提供的一种存内逻辑电路，所述逻辑处理单元，还包括：第一CMOS反向器；
[0011]所述第一CMOS反向器的输入端连接所述第一电流灵敏放大器的输出端；所述第一
CMOS反向器的输出端连接所述CMOS传输门的控制端。
[0012]根据本专利技术提供的一种存内逻辑电路，所述逻辑处理单元，还包括：第二电流灵敏放大器和CMOS NAND门；所述第一NMOS晶体管的漏端还连接所述第二电流灵敏放大器的第一输入端；
[0013]所述参考比较单元，还包括：第三NMOS晶体管、并联连接至所述第三NMOS晶体管的源端的第三参考比较一晶体管一存储器单元和第四参考比较一晶体管一存储器单元；所述第三NMOS晶体管的栅端由所述第一控制信号控制；所述第三NMOS晶体管的漏端连接所述第二电流灵敏放大器的第二输入端；
[0014]所述第一电流灵敏放大器和所述第二电流灵敏放大器的输出端分别连接所述CMOS NAND门的两个输入端；所述CMOS NAND门的输出端连接所述CMOS传输门的控制端。
[0015]根据本专利技术提供的一种存内逻辑电路，所述第二电流灵敏放大器的复位与逻辑操作由所述第二控制信号控制。
[0016]根据本专利技术提供的一种存内逻辑电路，所述逻辑处理单元，还包括：第二CMOS反向器；
[0017]所述第二CMOS反向器的输入端连接所述CMOS NAND门的输出端；所述第二CMOS反向器的输出端连接所述CMOS传输门的控制端。
[0018]根据本专利技术提供的一种存内逻辑电路，所述第一控制信号为手动输入，或者系统生成。
[0019]根据本专利技术提供的一种存内逻辑电路，所述第二控制信号为手动输入，或者系统生成。
[0020]本专利技术提供的存内逻辑电路，通过比较经过逻辑输入单元与参考比较单元的电流大小，控制第一电流灵敏放大器的输出值，从而控制置位信号的传输并写回比较结果，完成整体的逻辑操作过程，相比现有技术，本专利技术所引入的额外单元为参考比较单元，但参考比较单元具有复用性，所有的逻辑操作过程中使用的参考比较单元可以相同，并且并行逻辑操作过程中可以使用相同的参考比较单元，故而在大规模阵列实际应用中引入的开销可以忽略不计，节省了使用辅助存储器单元带来的额外电路面积开销；同时，通过一步写入存储器的周期实现存内逻辑操作，整体的逻辑操作时间包括通过比较经过逻辑输入单元与参考比较单元的电流大小以产生逻辑输出的时间、以及逻辑写入存储器的时间，由于电流比较产生逻辑输出的时间较短，从而节省了于多个周期向辅助存储器单元写入所带来的时间浪费，实现了低逻辑操作步数、低逻辑操作时间且高逻辑级联效率的基于非易失性存储器进行存内逻辑计算的存内逻辑电路。
附图说明
[0021]为了更清楚地说明本专利技术或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0022]图1为本专利技术提供的存内逻辑电路的电路图之一；
[0023]图2为本专利技术提供的存内逻辑电路的电路图之二；
[0024]图3为本专利技术提供的存内逻辑电路的电路图之三；
[0025]图4为本专利技术提供的存内逻辑电路的电路图之四；
[0026]图5为本专利技术提供的基于存内逻辑电路进行AND存内逻辑计算时控制信号波形以及相应的输出结果的示意图；
[0027]图6为本专利技术提供的基于存内逻辑电路进行AND逻辑时各个参考比较存储器单元的电导值之和的取值示意图；
[0028]图7为本专利技术提供的基于存内逻辑电路进行XOR逻辑时各个参考比较存储器单元的电导值之和的取值示意图。
具体实施方式
[0029]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合本专利技术中的附图，对本专利技术中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0030]下面结合图1
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图7对本专利技术提供的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存内逻辑电路，其特征在于，包括：逻辑输入单元、参考比较单元、逻辑处理单元、CMOS传输门、以及逻辑输出一晶体管一存储器单元；其中：所述逻辑输入单元，包括：第一NMOS晶体管、并联连接至所述第一NMOS晶体管的源端的第一逻辑输入一晶体管一存储器单元和第二逻辑输入一晶体管一存储器单元；所述参考比较单元，包括：第二NMOS晶体管、并联连接至所述第二NMOS晶体管的源端的第一参考比较一晶体管一存储器单元和第二参考比较一晶体管一存储器单元；所述第一NMOS晶体管和所述第二NMOS晶体管的栅端由第一控制信号控制；所述逻辑处理单元，包括：第一电流灵敏放大器；所述第一电流灵敏放大器的复位与逻辑操作由第二控制信号控制；所述第一NMOS晶体管和所述第二NMOS晶体管的漏端分别连接所述第一电流灵敏放大器的两个输入端；所述逻辑处理单元的输出端连接所述CMOS传输门的控制端；所述CMOS传输门的输入端接收置位信号，所述CMOS传输门的输出端连接所述逻辑输出一晶体管一存储器单元。2.根据权利要求1所述的存内逻辑电路，其特征在于，所述逻辑处理单元，还包括：第一CMOS反向器；所述第一CMOS反向器的输入端连接所述第一电流灵敏放大器的输出端；所述第一CMOS反向器的输出端连接所述CMOS传输门的控制端。3.根据权利要求1所述的存内逻辑电路，其特征在于，所述逻辑处理单元，还包...

【专利技术属性】
技术研发人员：刘力锋，宋仕岳，沈文生，黄鹏，康晋锋，张兴，
申请(专利权)人：北京大学，
类型：发明
国别省市：