一种触发器制造技术

本申请提供一种触发器。在该触发器中，各个MOS管按照预设连接关系进行连接，以实现相应的触发功能，比如，置0或置1等；并且，在该触发器中，由于至少一个MOS管采用FDSOI

【技术实现步骤摘要】
一种触发器


[0001]本技术涉及半导体
，特别是涉及一种触发器。

技术介绍

[0002]触发器是一种能够存储1位二值信号的基本电路单元，具有两个稳定状态，可以接收、保存和输出信号。在实际的数字系统中，往往包括大量的用于保存的触发器；并且，要求他们同一时刻同步动作，为达到此目的，在触发器上引入时钟脉冲作为控制信号，即当脉冲到来时触发器才能被“触发”而动作，并根据输入信号改变输出状态。
[0003]但是，在触发器的实际运行过程中，其自身存在漏电流，而漏电流又会对自身的运行造成影响。

技术实现思路

[0004]有鉴于此，本技术提供了一种触发器，以减少在实际运行过程中触发器自身漏电流对自身运行所造成的影响。
[0005]为实现上述目的，本技术实施例提供如下技术方案：
[0006]本申请提供一种触发器，包括：多个MOS管；其中：
[0007]各个所述MOS管按照预设连接关系进行连接；所述预设连接关系为所述触发器实现触发器功能的连接关系；
[0008]至少一个所述MOS管为FDSOI
‑
MOS管。
[0009]可选的，多个所述MOS管分为四组，所述预设连接关系，包括：组内各所述MOS管之间的连接关系和各组之间的连接关系。
[0010]可选的，每组所述MOS管，包括：第一MOS管、第二MOS管、第三MOS管和第四MOS管；组内各所述MOS管之间的连接关系，具体为：
[0011]所述第一MOS管与所述第三MOS管共栅极连接，连接点作为每组的一输入端；
[0012]所述第二MOS管和所述第四MOS管共栅极连接，连接点作为每组的另一输入端；
[0013]所述第一MOS管和所述第二MOS管共源极连接，连接点与电源相连；
[0014]所述第一MOS管、所述第二MOS管、所述第三MOS管共漏极连接，连接点作为每组的输出端；
[0015]所述第三MOS管的源极与所述第四MOS管的漏极相连，所述第四MOS管的源极接地；
[0016]所述第一MOS管和所述第二MOS管为PMOS管，所述第三MOS管和所述第四MOS管为NMOS晶体管。
[0017]可选的，四组所述MOS管分别为：第一组、第二组、第三组和第四组。
[0018]可选的，若所述触发器为SR触发器，则各组之间的连接关系，具体为：
[0019]所述第一组和所述第二组的任一输入端分别作为所述SR触发器的第一输入端和第二输入端；
[0020]所述第一组的另一输入端和所述第二组的另一输入端相连，连接点作为所述SR触
发器的信号端；
[0021]所述第三组和所述第四组的任一输入端分别与所述第一组和所述第二组的输出端相连，所述第三组和所述第四组的另一输入端分别与对方的输出端相连，所述第三组和所述第四组的输出端分别作为所述SR触发器的输出端和反向输出端。
[0022]可选的，若所述触发器为JK触发器，则各组之间的连接关系，具体为：
[0023]所述第一组的第一输入端作为所述JK触发器的第一输入端；所述第二组的第一输入端作为所述JK触发器的第二输入端；所述第一组和所述第二组的第二输入端均相连，连接点作为所述JK触发器的信号端；
[0024]所述第三组的一输入端与所述第一组的输出端相连，所述第四组的一输入端与所述第二组的输出端相连，所述第三组的输出端与所述第四组的另一输入端相连，所述第四组的输出端与所述第三组的另一输入端相连；
[0025]所述第三组的输出端作为所述JK触发器的输出端，所述第四组的输出端作为所述JK触发器的反向输出端；
[0026]所述第三组的输出端还连接于所述第二组的第一输入端，所述第四组的输出端还连接于所述第一组的第一输入端。
[0027]可选的，若所述触发器为D触发器，则各组之间的连接关系，具体为：
[0028]所述第一组的一输入端作为所述D触发器的输入端；所述第二组的一输入端与所述第一组的输出端相连；
[0029]所述第一组的另一输入端与所述第二组的另一输入端相连，连接点作为所述D触发器的信号端；
[0030]所述第一组的输出端与所述第三组的一输入端相连，所述第二组的输出端与所述第四组的一输入端相连；
[0031]所述第三组的另一输入端与所述第四组的输出端相连；所述第四组的另一输入端与所述第三组的输出端相连；
[0032]所述第三组的输出端作为所述D触发器的输出端，所述第四组的输出端作为所述D触发器的反向输出端。
[0033]可选的，若所述触发器为T触发器，则各组之间的连接关系，具体为：
[0034]所述第一组的第一输入端与所述第二组的第一输入端相连，连接点作为所述T触发器的输入端；所述第一组和所述第二组的第二输入端均相连，连接点作为所述T触发器的信号端；
[0035]所述第三组的一输入端与所述第一组的输出端相连，所述第四组的一输入端与所述第二组的输出端相连，所述第三组的输出端与所述第四组的另一输入端相连，所述第四组的输出端与所述第三组的另一输入端相连；
[0036]所述第三组的输出端作为所述T触发器的输出端，所述第四组的输出端作为所述T触发器的反向输出端；
[0037]所述第三组的输出端还连接于所述第二组的第一输入端，所述第四组的输出端还连接于所述第一组的第一输入端。
[0038]由上述技术方案可知，本申请提供一种触发器。在该触发器中，各个MOS管按照预设连接关系进行连接，以实现相应的触发功能，比如，置0或置1等；并且，在该触发器中，由
于至少一个MOS管采用FDSOI
‑
MOS管，所以使得该触发器在实际运行过程中的漏电流得到减少，从而降低了漏电流对自身运行造成的影响；另外，采用FDSOI
‑
MOS管后，由于FDSOI
‑
MOS管具有极小的阈值电压的变化性，即具有更好的阈值电压的均匀性，进而也有利于与该触发器相对应的数字集成电路的时序收敛。
附图说明
[0039]为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0040]图1为体硅MOS管的内部结构示意图；
[0041]图2为FDSOI
‑
MOS管的内部结构示意图；
[0042]图3为每组MOS管的内部连接示意图；
[0043]图4为SR触发器的内部结构示意图；
[0044]图5为SR触发器的时序图；
[0045]图6为JK触发器的内部结构示意图；
[0046]图7为JK触发器的时序图；
[0047]图8为D触发器的内部结构示意图；
[0048]图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种触发器，其特征在于，包括：多个MOS管；其中：各个所述MOS管按照预设连接关系进行连接；所述预设连接关系为所述触发器实现触发器功能的连接关系；至少一个所述MOS管为FDSOI
‑
MOS管。2.根据权利要求1所述的触发器，其特征在于，多个所述MOS管分为四组，所述预设连接关系，包括：组内各所述MOS管之间的连接关系和各组之间的连接关系。3.根据权利要求2所述的触发器，其特征在于，每组所述MOS管，包括：第一MOS管、第二MOS管、第三MOS管和第四MOS管；组内各所述MOS管之间的连接关系，具体为：所述第一MOS管与所述第三MOS管共栅极连接，连接点作为每组的一输入端；所述第二MOS管和所述第四MOS管共栅极连接，连接点作为每组的另一输入端；所述第一MOS管和所述第二MOS管共源极连接，连接点与电源相连；所述第一MOS管、所述第二MOS管、所述第三MOS管共漏极连接，连接点作为每组的输出端；所述第三MOS管的源极与所述第四MOS管的漏极相连，所述第四MOS管的源极接地；所述第一MOS管和所述第二MOS管为PMOS管，所述第三MOS管和所述第四MOS管为NMOS晶体管。4.根据权利要求2或3所述的触发器，其特征在于，四组所述MOS管分别为：第一组、第二组、第三组和第四组。5.根据权利要求4所述的触发器，其特征在于，若所述触发器为SR触发器，则各组之间的连接关系，具体为：所述第一组和所述第二组的任一输入端分别作为所述SR触发器的第一输入端和第二输入端；所述第一组的另一输入端和所述第二组的另一输入端相连，连接点作为所述SR触发器的信号端；所述第三组和所述第四组的任一输入端分别与所述第一组和所述第二组的输出端相连，所述第三组和所述第四组的另一输入端分别与对方的输出端相连，所述第三组和所述第四组的输出端分别作为所述SR触发器的输出端和反向输出端。6.根据权利要求4所述的触发器，其特征在于，若所述触发器为JK触发器，则各组之间的连接关系，具体为：所述第一组的第一输入端作为所述JK触发器的第一...

【专利技术属性】
技术研发人员：蒋维，叶甜春，罗军，赵杰，王云，
申请(专利权)人：广东省大湾区集成电路与系统应用研究院，
类型：新型
国别省市：