D型触发器电路制造技术

D型触发器电路(1)为向一般的D型触发器电路具有的pMOS晶体管(p1)～(p7)、(p11)～(p15)和nMOS晶体管(n1)～(n7)、(n11～(n15)追加了pMOS晶体管(p8)和nMOS晶体管(n8)的结构。pMOS晶体管(p8)和nMOS晶体管(n8)的结构。pMOS晶体管(p8)和nMOS晶体管(n8)的结构。

【技术实现步骤摘要】
【国外来华专利技术】Oxide，隐埋氧化物)层的绝缘层。作为BOX层，主要可使用SiO2。由此，由于能够以BOX层抑制电荷向漏极的收集，所以与体结构(Bulk Structure)相比对软错误的耐性提高到50～100倍左右。
[0012]然而，即使是FD
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SOI结构，也存在寄生双极效应导致的软错误的问题。具体地，如图19所示，在nMOS晶体管的情况下，当利用残留在衬底的空穴的寄生双极晶体管变为ON时，电荷被漏极收集，保持值反转。
[0013]因此，为了充分的软错误对策，需要将利用FD
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SOI结构的在器件级中的对策和在电路级中的对策组合。
[0014]作为这样的对策之一，提出了使用C单元(C
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element)的非多模化对策(非专利文献1)。如图20所示，C单元具有连接在电源电位和基准电位之间的pMOS晶体管p101、pMOS晶体管p102、nMOS晶体管n101以及pMOS晶体管p102，向pMOS晶体管p102和nMOS晶体管n101的输入In2由于以反相器IN103、IN104构成的延迟电路相对于向pMOS晶体管p101和nMOS晶体管n102的输入In1延迟。因此，即使在反相器IN105中瞬间产生软错误导致的脉冲，由于pMOS晶体管p101和pMOS晶体管p102、以及nMOS晶体管n101和nMOS晶体管n102不同时切换，所以输出OUT也不变动。
[0015]此外，如图21所示，即使nMOS晶体管n101由于寄生双极效应变为ON，如果nMOS晶体管n102为OFF，则输出OUT也不变动。由于使用了这样的FD
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SOI结构和C单元的非多模化对策，所以能够提高软错误耐性。
[0016]在非专利文献2中，提出了实施使用C单元的非多模化对策的D型触发器电路(Guard
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Gate Flip Flop，保护门触发器)。图22是一般的D型触发器电路10的电路图，图23是非专利文献2所公开的D型触发器电路20的电路图。
[0017]D型触发器电路10为TGFF(Transmission Gate Flip Flop，传输门触发器)，如图22所示，具有主锁存器LA11、传输门TG、从锁存器LA12、三态反相器T3、反相器IN10以及时钟信号产生电路CL。主锁存器LA11具有：反相器IN1，其具有pMOS晶体管p1和nMOS晶体管n1；以及三态反相器T11，其具有pMOS晶体管p2、pMOS晶体管p3、nMOS晶体管n2以及nMOS晶体管n3，当CLK＝1时用主锁存器LA11对值进行保持。从锁存器LA12具有：反相器IN2，其具有pMOS晶体管p5和nMOS晶体管n5；以及三态反相器T12，其具有pMOS晶体管p6、pMOS晶体管p7、nMOS晶体管n6以及nMOS晶体管n7，当CLK＝0时用从锁存器LA12对值进行保持。
[0018]在D型触发器电路10中，当构成反相器IN1的任一个MOS的输出或构成三态反相器T11的任一个MOS的输出由于软错误反转时，主锁存器LA11的保持值变化。同样地，当构成反相器IN2的任一个MOS的输出或构成三态反相器T12的任一个MOS的输出由于软错误反转时，从锁存器LA12的保持值变化。
[0019]因此，图23所示的D型触发器电路20为如下结构：在一般的D型触发器电路10中，将反相器IN1和反相器IN2分别置换为C单元C1和C单元C2，进而，在向C单元C1的一个输入设置具有反相器IN21、IN22的延迟电路，在向C单元C2的一个输入设置具有反相器IN23、IN24的延迟电路。像这样，D型触发器电路20通过在一般的D型触发器电路10实施使用C单元的非多模化对策，强化了软错误耐性。
[0020]现有技术文献
[0021]非专利文献
[0022]非专利文献1：A.Balasubramanian et al.,"RHBD Techniques for Mitigating Effects of Single
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Event Hits Using Guard
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Gates",IEEE TRANSACTIONS ON NUCLEAR SCIENCE,VOL.52,NO.6,DECEMBER 2005,p.2531
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2535
[0023]非专利文献2：H.Zhang et al.,"Temperature Dependence of Soft
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Error Rates for FF designs in 20
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nm Bulk Planar and 16
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nm Bulk FinFET Technologies",2016 IEEE International Reliability Physics Symposium(IRPS)

技术实现思路

[0024]专利技术要解决的问题
[0025]图23所示的D型触发器电路20虽然强化了软错误耐性，但是由于是在一般的D型触发器电路10追加了共计12个MOS晶体管p21～p26、n21～n26的结构，所以电路面积变大。此外，由于在C单元设置有延迟电路，所以延迟时间变大，不能应用于使用了高频时钟的系统。
[0026]本专利技术是为了解决上述问题而完成的，其课题在于，提供一种D型触发器电路，其与强化了软错误耐性的现有的D型触发器电路相比，在抑制电路面积和延迟时间的增大的同时具有高的软错误耐性。
[0027]用于解决问题的方案
[0028]为了解决所述课题，本专利技术所涉及的D型触发器电路的特征在于，具有主锁存器、传输门以及从锁存器，所述主锁存器具有第一反相器和第一三态反相器，第一反相器具有第一pMOS晶体管和第一nMOS晶体管，第一pMOS晶体管的源极漏极中的一个与电源电位连接，第一nMOS晶体管的源极漏极中的一个与第一pMOS晶体管的源极漏极中的另一个连接，第一nMOS晶体管的源极漏极中的另一个接地，第一nMOS晶体管的栅极与第一pMOS晶体管的栅极连接，第一三态反相器具有第二pMOS晶体管、第三pMOS晶体管、第二nMOS晶体管以及第三nMOS晶体管，第二pMOS晶体管的源极漏极中的一个与电源电位连接，第三pMOS晶体管的源极漏极中的一个直接或间接地与第二pMOS晶体管的源极漏极中的另一个连接，第三pMOS晶体管的源极漏极中的另一个直接或间接地与第一节点连接，在第三pMOS晶体管的栅极输入反相时钟信号，第一节点与第一pMOS晶体管的栅极和第一nMOS晶体管的栅极连接，与第一pMOS晶体管的栅极和第一nMOS晶体管的栅极一起构成所述主锁存器的输入部，第二nMOS晶体管的源极漏极中的一个直接或间接地与第一节点连接，在第二nMOS晶体管的栅极输入时钟信号，第三nMOS晶体管的源极漏极中的一个直接或间接地与第二nMOS晶体管的源极漏极中的另一个连接，第三nMOS晶体管的源极漏极中的另一个接地，第二pMOS晶体管的栅极和第三nMOS晶体管本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种D型触发器电路，其具有：主锁存器、传输门以及从锁存器，所述主锁存器具有第一反相器和第一三态反相器，第一反相器具有第一pMOS晶体管和第一nMOS晶体管，第一pMOS晶体管的源极和漏极中的一个与电源电位连接，第一nMOS晶体管的源极和漏极中的一个与第一pMOS晶体管的源极和漏极中的另一个连接，第一nMOS晶体管的源极和漏极中的另一个接地，第一nMOS晶体管的栅极与第一pMOS晶体管的栅极连接，第一三态反相器具有第二pMOS晶体管、第三pMOS晶体管、第二nMOS晶体管以及第三nMOS晶体管，第二pMOS晶体管的源极和漏极中的一个与电源电位连接，第三pMOS晶体管的源极和漏极中的一个直接或间接地与第二pMOS晶体管的源极和漏极中的另一个连接，第三pMOS晶体管的源极和漏极中的另一个直接或间接地与第一节点连接，在第三pMOS晶体管的栅极输入反转时钟信号，第一节点与第一pMOS晶体管的栅极和第一nMOS晶体管的栅极连接，与第一pMOS晶体管的栅极和第一nMOS晶体管的栅极一起构成所述主锁存器的输入部，第二nMOS晶体管的源极和漏极中的一个直接或间接地与第一节点连接，在第二nMOS晶体管的栅极输入时钟信号，第三nMOS晶体管的源极和漏极中的一个直接或间接地与第二nMOS晶体管的源极和漏极中的另一个连接，第三nMOS晶体管的源极和漏极中的另一个接地，第二pMOS晶体管的栅极和第三nMOS晶体管的栅极彼此连接从而构成所述主锁存器的输出部，并且与第一pMOS晶体管的源极和漏极中的另一个和第一nMOS晶体管的源极和漏极中的一个连接，所述传输门具有第四pMOS晶体管和第四nMOS晶体管，第四pMOS晶体管的源极和漏极中的一个和第四nMOS晶体管的源极和漏极中的一个彼此连接从而构成所述传输门的输入部，并且与所述主锁存器的所述输出部连接，第四pMOS晶体管的源极和漏极中的另一个和第四nMOS晶体管的源极和漏极中的另一个彼此连接从而构成所述传输门的输出部，所述从锁存器具有第二反相器和第二三态反相器，第二反相器具有第五pMOS晶体管和第五nMOS晶体管，第五pMOS晶体管的源极和漏极中的一个与电源电位连接，第五nMOS晶体管的源极和漏极中的一个与第五pMOS晶体管的源极和漏极中的另一个连接，第五nMOS晶体管的源极和漏极中的另一个接地，第五nMOS晶体管的栅极与第五pMOS晶体管的栅极连接，第二三态反相器具有第六pMOS晶体管、第七pMOS晶体管、第六nMOS晶体管以及第七nMOS晶体管，第六pMOS晶体管的源极和漏极中的一个与电源电位连接，第七pMOS晶体管的源极和漏极中的一个直接或间接地与第六pMOS晶体管的源极和漏极中的另一个连接，第七pMOS晶体管的源极和漏极中的另一个直接或间接地与第二节点连
接，在第七pMOS晶体管的栅极输入时钟信号，第二节点与第五pMOS晶体管的栅极和第五nMOS晶体管的栅极连接，与第五pMOS晶体管的栅极和第五nMOS晶体管的栅极一起构成所述从锁存器的输入部，第六nMOS晶体管的源极和漏极中的一个直接或间接地与第二节点连接，在第六nMOS晶体管的栅极输入反转时钟信号，第七nMOS晶体管的源极和漏极中的一个直接或间接地与第六nMOS晶体管的源极和漏极中的另一个连接，第七nMOS晶体管的源极和漏极中的另一个接地，第六pMOS晶体管的栅极和第七nMOS晶体管的栅极彼此连接从而构成所述从锁存器的输出部，并且与第五pMOS晶体管的源极和漏极中的另一个、第五nMOS晶体管的源极和漏极中的一个以及所述传输门的所述输出部连接...

【专利技术属性】
技术研发人员：小林和淑，古田润，山田晃大，
申请(专利权)人：道芬设计公司，
类型：发明
国别省市：