【技术实现步骤摘要】
一种强锁存结构的D触发器电路
[0001]本专利技术涉及集成电路设计
，尤其涉及一种强锁存结构的D触发器电路。
技术介绍
[0002]D触发器在超大规模集成(Very Large Scale Integration，VLSI)电路的应用非常广泛，提高D触发器的性能是增强整个VLSI电路性能最重要的任务之一。作为新兴信息产业的重要应用领域，物联网的万亿级别市场正在逐步形成，超万亿级的设备和节点将通过物联网技术实现万物互联和万物智联。受限于体积、重量和成本等因素，物联网节点(如可穿戴设备、智能家居节点、无线传感器节点、环境监测节点等)需要在微型电池进行供电的情况下，持续工作数年乃至十年以上，这对芯片提出了苛刻的低功耗要求，而在芯片设计中D触发器是非常重要的一部分，因此实现一个超低功耗快响应的D触发器对整个芯片设计降低功耗具有非常重要的意义。
[0003]传统的D触发器拓扑是由输入反相器，两个半锁存器(主存锁存器和从锁存器)，输出反相器组成。由于半锁存结构互补的上拉网络和下拉网络之间存在强大的竞争电流，尤其是当VDD...
【技术保护点】
【技术特征摘要】
1.一种强锁存结构的D触发器电路，其特征在于，所述电路包括依次连接的四个逻辑输入反相器、强锁存电路、两个传输门，其中：第一逻辑输入反相器由一个NMOS晶体管NM0、一个PMOS晶体管PM0构成；PMOS晶体管PM0的源极与电源VDD相连，NMOS晶体管NM0的源极与地线GND相连，PM0的漏极与NM0的漏极相互连接作为输出信号，PM0的栅极与NM0的栅极相互连接作为输入信号；第二逻辑输入反相器由一个NMOS晶体管NM1、一个PMOS晶体管PM1构成；PMOS晶体管PM1的源极与电源VDD相连，NMOS晶体管NM1的源极与GND相连，PM1的漏极与NM1的漏极相互连接作为输出信号，PM1的栅极与NM1的栅极相互连接作为输入信号；第三逻辑输入反相器由一个NMOS晶体管NM4、一个PMOS晶体管PM4构成；PMOS晶体管PM4的源极与电源VDD相连，NMOS晶体管NM4的源极与GND相连，PM4的漏极与NM4的漏极相互连接作为输出信号，PM4的栅极与NM4的栅极相互连接作为输入信号；第四逻辑输入反相器由一个NMOS晶体管NM5、一个PMOS晶体管PM5构成；PMOS晶体管PM5的源极与电源VDD相连，NMOS晶体管NM5的源极与GND相连，PM5的漏极与NM5的漏极相互连接作为输出信号，PM5的栅极与NM5的栅极相互连接作为输入信号；且四个逻辑输入反相器都是PMOS漏极与NMOS漏极相连；所述强锁存电路包括两个NMOS晶体管NM6和NM7，四个PMOS晶体管PM6、PM8、PM7和PM9，其中：左侧部分的PM7、PM6、NM6依次串联，右侧部分的PM9、PM8、NM7同样依次串联，两侧部分构成强锁存结构，左侧部分NMOS晶体管NM6和PMOS晶体管PM7每次变化只有一个管子导通，右侧部分NMOS晶体管NM7和PMOS晶体管PM9每次变化只有一个管子导通；PMOS晶体管PM6栅极与Q节点相连，PMOS晶体管PM8栅极与Q非节点相连，相互构成负反馈回路；所述强锁存电路接收四个逻辑输入反相器给进来的方波信号，并保存在Q和Q非节点，在转换过程中利用晶体管超截止，每次转换能减少左侧或右侧部分的电流从VDD流入GND，从而大大减少动态泄漏，降低了功耗；第一传输门由一个PMOS晶体管PM2和一个NMOS晶体管NM2组成，位于所述第一逻辑输入反相器和第三逻辑输入反相器之间，作为时钟CLK的控制信号，当CLK始终为高电平，则所述第一传输门让所述第一逻辑输入反相器的高电平输入到第三逻辑输入反相器，当CLK为低电平时，则所述第一传输门关闭，不让所述第一逻辑输入反相器和第三逻辑输入反相器之间的信号传输；第二传输门由一个PMOS晶体管PM3和一个NMOS晶体管NM3组成，位于所述第二逻辑输入反相器和第四逻辑输入反相器之间，作为时钟CLK的控制信号，当...
【专利技术属性】
技术研发人员：卢文娟，孙雨佳，朱志国，吕盼稂，彭春雨，吴秀龙，蔺智挺，陈军宁，
申请(专利权)人：合肥海图微电子有限公司合肥市微电子研究院有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。