主从D触发器和包括主从D触发器的集成电路制造技术

公开了一种主从D触发器和包括主从D触发器的集成电路。该主从D触发器包括：主电路，其被配置成接收输入信号并且根据输入信号产生两个第一中间信号；传输电路，其连接至主电路，并且包括至少两个逻辑门和用于将时钟信号施加到每个门的一个输入的时钟连接，其中，门被配置成根据第一中间信号和时钟信号提供两个第二中间信号；以及从电路，其连接至传输电路以从第二中间信号形成触发器的至少一个输出信号。从电路被配置成在第二中间信号具有在先前的状态对之后的预定状态对的情况下，维持由先前的状态对给出的至少一个输出信号，并且传输电路具有控制输入并且被配置成响应于控制输入处的预定控制信号状态而生成具有预定状态对的第二中间信号。态对的第二中间信号。态对的第二中间信号。

【技术实现步骤摘要】
主从D触发器和包括主从D触发器的集成电路


[0001]本公开内容涉及主从D触发器。

技术介绍

[0002]在各种电路中使用基于触发器的寄存器以用于存储状态。为了减少这样的电路的电流消耗，电路可以包括以下数据处理模式：在该数据处理模式下，电路执行其期望的功能。此外，这样的设备或电路可以包括所谓的数据保留模式或者睡眠或待机模式，在数据保留模式或者睡眠或待机模式下，设备的数据处理被中断。在数据保留模式下，通常应该仅允许低静态泄漏电流。此外，期望确保在从数据保留模式改变为数据处理模式之后，设备(例如，IC(集成电路))可以立即继续进行数据处理。另外，对于在这样的设备中使用的触发器，即使在数据保留模式下，也应保存存储在触发器中的状态。
[0003]可以使用附加电路来实现这样的功能，以例如用于在数据保留模式期间存储触发器的数据。然而，可以期望以尽可能小的附加成本(例如，就附加电路和芯片面积而言)提供这样的功能。

技术实现思路

[0004]根据实施方式，提供了一种主从D触发器，该主从D触发器包括：主电路，其被配置成接收输入信号并且根据输入信号产生两个第一中间信号；传输电路，其连接至主电路，并且包括至少两个逻辑门和用于将时钟信号施加到多个门中的每个门的一个输入的时钟连接，其中，多个门被配置成根据第一中间信号和时钟信号提供两个第二中间信号；以及从电路，其连接至传输电路以从第二中间信号形成触发器的至少一个输出信号。从电路被配置成在第二中间信号具有在先前的状态对之后的预定状态对的情况下，维持由先前的状态对给出的至少一个输出信号，并且传输电路具有控制输入并被配置成响应于控制输入处的预定控制信号状态而生成具有预定状态对的第二中间信号。
附图说明
[0005]在附图中，贯穿不同的视图，相似的附图标记通常指代相同的部分。附图不一定按比例绘制，而是通常将重点放在说明本专利技术的原理上。在以下描述中，将参照以下附图描述各个方面，在附图中：
[0006]图1示出了包括具有多个寄存器的电路的数据处理设备。
[0007]图2示出了主从D触发器。
[0008]图3示出了根据实施方式的主从D触发器。
[0009]图4示出了说明相关信号随时间变化的表现的时序图。
[0010]图5示出了根据实施方式的主从D触发器。
具体实施方式
[0011]下面的详细描述参照附图，附图以说明的方式示出了可以实践本专利技术的本公开内容的具体细节和方面。在不脱离本专利技术的范围的情况下，可以利用其他方面并且可以进行结构、逻辑和电气改变。本公开内容的各个方面不一定相互排斥，因为本公开内容的一些方面可以与本公开内容的一个或更多个其他方面结合以形成新的方面。
[0012]图1示出了包括具有多个寄存器102的集成电路101的数据处理设备100。
[0013]电路101(即集成电路)可以例如包括寄存器102，作为数据处理元件(例如，微处理器或任何种类的微控制器)的寄存器、作为任何种类的控制或配置寄存器、用于存储数据处理设备100的(状态机的)状态等的寄存器。因此，电路101还可以包括实现电路105例如顺序电路和组合电路的逻辑。
[0014]数据处理设备100具有工作模式控制器106，工作模式控制器106可以在数据处理模式(正常模式)与数据保留模式或者睡眠或待机模式之间切换数据处理设备100(例如，电路101)的一部分，在数据保留模式或者睡眠或待机模式下，数据处理设备100的数据处理被中断以节省功耗。为此，工作模式控制器106具有至寄存器102和逻辑电路105(以及电路101和/或设备100的可能的其他部件)的信令连接103，工作模式控制器106可以利用该信令连接103传送(工作模式)控制信号以设置寄存器102和逻辑电路105的工作模式。
[0015]在许多应用中，期望在从数据保留模式改变为数据处理模式之后数据处理设备可以立即继续进行数据处理，并且期望寄存器在数据保留模式期间保存存储在其中的数据。
[0016]因此，每个寄存器102由多个触发器104形成，并且每个触发器104被配置成在数据保留模式期间维持其状态(即，存储在触发器中的逻辑状态)，即在数据保留模式期间状态不应该丢失。
[0017]寄存器102例如由具有可隔离的输入接口(例如可隔离的数据输入以及时钟输入和复位输入)并且在数据保留模式或者睡眠模式或待机模式下具有数据保留的时钟沿控制的触发器104形成，在数据保留模式或者睡眠模式或待机模式下或者利用所述模式可以中断正常模式(数据处理模式)，从而在数据保留模式下，集成电路101仅吸收非常低的静态泄漏电流。
[0018]如以上所提及的，还可能需要集成电路101应该能够在从数据保留模式转换为数据处理模式之后立即恢复数据处理。还期望具有可隔离输入接口的这样的寄存器102可以无缝地或以尽可能少的工作被结合到IC的现有设计过程和实现中。这尤其适用于针对数据处理模式与数据保留模式之间的转换要进行观察的相关寄存器的接口信号的时间特性。
[0019]为了满足数据保留模式的那些要求，通常期望首先以高阻抗可切换方式将尽可能多的集成在IC 101上的顺序电路和组合电路105(即组合逻辑和顺序逻辑)与电源电压(来自高(正)电源电位VDD或来自低电源电位(接地)VSS)分开。然而，由于存储在寄存器102中的信息中的至少一部分应该保留在寄存器102中(即，保留在这些寄存器中)，因此一定数量的这些寄存器102必须在数据保留模式下仍然连接至电源电压。在数据保留模式下这些寄存器102与IC 101的与电源电压断开连接的那些部分电隔离，否则不希望的且不可控的交叉电流将流过这些寄存器102的输入接口。
[0020]通常期望的另一状况是，对于数据处理模式与数据保留模式之间的转换，寄存器的时钟信号在即将更改为数据保留模式之前以及在恢复数据处理模式之后应立即具有布
204、反相器IVM 208和NDSQ 207形成的锁存器保存该值，因为由于SQ＝0，NDDM 205为DM提供值1，并且由于RQ＝1，NDMN 204用作DM的反相器。因此只要CK＝1，则维持内部节点DM、MN、M、SQ、RQ、S和QN的该状态以及Q的状态，并且数据输入DN对这些节点没有影响。
[0031]此外，认为在进入待机或数据保留模式之前时钟停止，这意味着在典型的IC实现中，所有受影响寄存器的时钟输入CK均保持为0，并且在恢复数据处理模式之后可能仅再次显示上升沿或值CK＝1。这意味着在即将进入数据保留模式之前，由NDS 203和NDQN 202形成的从锁存器由于CK＝0并且因此RQ＝SQ＝1而与主锁存器隔离，并保存先前在CK＝1的情况下采用的数据，而ANRDN 201和(由于RQ＝SQ＝1)NDDM 205、NDMN 204、IVM 208、NDSQ 207和ANRRQ 206对数据输入D的可能变化做出反应。因此，如果提供数据输入D的(组合)逻辑门如数据保留模式下所预期的那样与电源电压断开连接，则所有这些数据输入D至少在较长的时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种主从D触发器，包括：主电路，其被配置成接收输入信号，并且根据所述输入信号产生两个第一中间信号，传输电路，其连接至所述主电路，并且包括至少两个逻辑门和用于将时钟信号施加到所述至少两个逻辑门中的每个逻辑门的一个输入的时钟连接，其中，所述至少两个逻辑门被配置成根据所述第一中间信号和所述时钟信号来提供两个第二中间信号，以及从电路，其连接至所述传输电路，以从所述第二中间信号形成所述主从D触发器的至少一个输出信号，其中，所述从电路被配置成在所述第二中间信号具有在先前的状态对之后的预定状态对的情况下，维持由所述先前的状态对给出的所述至少一个输出信号，并且其中，所述传输电路具有控制输入，并且被配置成响应于所述控制输入处的预定控制信号状态而生成具有所述预定状态对的第二中间信号。2.根据权利要求1所述的主从D触发器，其中，所述第二中间信号被反馈回所述主电路的输入。3.根据权利要求1或2所述的主从D触发器，其中，所述至少两个逻辑门中的第一逻辑门的另一输入连接至所述主电路，以直接接收由所述主电路提供的所述第一中间信号中的一个第一中间信号，并且所述至少两个逻辑门中的第二逻辑门的另一输入连接至所述主电路以接收所述一个第一中间信号的互补信号。4.根据权利要求1至3中任一项所述的主从D触发器，其中，所述至少两个逻辑门中的每个逻辑门均不具有连接至所述至少两个逻辑门中的另一个逻辑门的输入的输出。5.根据权利要求1至4中任一项所述的主从D触发器，其中，所述传输电路连接至所述主电路，使得所述第二中间信号被馈送到所述主电路的输入，并且所述主电路被配置成根据所述第二中间信号而产生所述第一中间信号。6.根据权利要求1至5中任一项所述的主从D触发器，其中，所述从电路由SR锁存器...

【专利技术属性】
技术研发人员：托马斯，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：