半导体器件及其制造方法、存储器阵列技术

半导体器件包括位于下部层级介电材料层上方的半导体金属氧化物鳍、位于半导体金属氧化物鳍的顶面和侧壁上的栅极介电层、位于栅极介电层上并且跨越半导体金属氧化物鳍的栅电极、嵌入有栅电极和半导体金属氧化物鳍的存取层级介电材料层、嵌入在存储器层级介电材料层中并且包括第一电极、存储器元件和第二电极的存储器单元以及位于存储器单元上面的位线。第一电极可以通过第一导电路径电连接至半导体金属氧化物鳍内的漏极区域，并且第二电极电连接至位线。本发明专利技术的实施例还涉及半导体器件的制造方法、存储器阵列。存储器阵列。存储器阵列。

【技术实现步骤摘要】
半导体器件及其制造方法、存储器阵列


[0001]本专利技术的实施例涉及半导体器件及其制造方法、存储器阵列。

技术介绍

[0002]存储器单元使用存取晶体管，该存取晶体管控制通过存储器单元的电流。随着半导体器件缩放至较小的尺寸，将能够处理足够电流的存取晶体管集成到半导体管芯的有限区域中变得更加困难。

技术实现思路

[0003]本专利技术的实施例提供了一种半导体器件，包括：半导体金属氧化物鳍，位于至少一个下部层级介电材料层的顶面上方，并且沿着第一水平方向延伸并且具有沿着第二水平方向的宽度；栅极介电层，位于所述半导体金属氧化物鳍的顶面和侧壁上；栅电极，位于所述栅极介电层上，并且沿着所述第二水平方向跨越所述半导体金属氧化物鳍；存取层级介电材料层，嵌入有所述栅电极和所述半导体金属氧化物鳍；存储器单元，嵌入在与所述存取层级介电材料层垂直偏移的存储器层级介电材料层中，并且包括第一电极、存储器元件和第二电极；以及位线，位于所述存储器单元上面，其中：所述第一电极通过第一导电路径电连接至所述半导体金属氧化物鳍内的漏极区域；并且所述第二电极电连接至所述位线。
[0004]本专利技术的另一实施例提供了一种存储器阵列，包括：鳍式场效应晶体管的二维阵列，包括相应的半导体金属氧化物鳍，并且位于至少一个下部层级介电材料层的顶面上方；栅电极条，位于所述半导体金属氧化物鳍的相应行上面，沿着第一水平方向彼此横向间隔开，并且每个所述栅电极条沿着第二水平方向横向延伸，其中，每个所述鳍式场效应晶体管包括作为栅电极的所述栅电极条中的相应一个的部分；存储器单元的二维阵列，与所述鳍式场效应晶体管的二维阵列垂直偏移，并且包括相应的第一电极、相应的存储器元件和相应的第二电极，所述相应的第一电极电连接至所述鳍式场效应晶体管的二维阵列中的相应一个的漏极区域；以及位线，沿着所述第一水平方向横向延伸，沿着所述第二水平方向横向间隔开，并且电连接至所述存储器单元的二维阵列内的存储器单元的集合。
[0005]本专利技术的又一实施例提供了一种制造半导体器件的方法，包括：在至少一个下部层级介电材料层的顶面上方沉积半导体金属氧化物材料层；图案化所述半导体金属氧化物材料层以提供半导体金属氧化物鳍；在所述半导体金属氧化物鳍上方形成栅极介电层；在所述栅极介电层上方形成横跨所述半导体金属氧化物鳍的栅电极条；在所述栅电极条和所述半导体金属氧化物鳍上方形成存取层级介电材料层；在所述存取层级介电材料层上方形成嵌入在存储器层级介电材料层中的存储器单元，其中，所述存储器单元包括第一电极、存储器元件和第二电极，所述第一电极通过第一导电路径电连接至所述半导体金属氧化物鳍内的漏极区域。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1A是根据本专利技术的实施例的在形成存储器器件的二维阵列之前的示例性结构的垂直截面图。
[0008]图1B是图1A的示例性结构的存储器阵列区域的部分的垂直截面图。
[0009]图1C是图1B的存储器阵列区域的部分的顶视图。垂直平面B
‑
B
’
是图1A的垂直横截面的平面。
[0010]图2A是根据本专利技术的实施例的在形成半导体金属氧化物材料层之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
[0011]图2B是图2A的存储器阵列区域的部分的顶视图。垂直平面A
‑
A
’
是图2A的垂直横截面的平面。
[0012]图3A是根据本专利技术的实施例的在形成半导体金属氧化物鳍之后的存储器阵列区域的部分的垂直截面图。
[0013]图3B是图3A的存储器阵列区域的部分的顶视图。垂直平面A
‑
A
’
是图3A的垂直横截面的平面。
[0014]图4A是根据本专利技术的实施例的在形成栅电极材料层之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
[0015]图4B是图4A的存储器阵列区域的部分的顶视图。垂直平面A
‑
A
’
是图4A的垂直横截面的平面。
[0016]图4C是沿着图4B的垂直平面C
‑
C
’
的存储器阵列区域的部分的垂直截面图。
[0017]图4D是沿着图4B的垂直平面D
‑
D
’
的存储器阵列区域的部分的垂直截面图。
[0018]图5A是根据本专利技术的实施例的在形成栅电极条之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
[0019]图5B是图5A的存储器阵列区域的部分的顶视图。垂直平面A
‑
A
’
是图5A的垂直横截面的平面。
[0020]图5C是沿着图5B的垂直平面C
‑
C
’
的存储器阵列区域的部分的垂直截面图。
[0021]图5D是沿着图5B的垂直平面D
‑
D
’
的存储器阵列区域的部分的垂直截面图。
[0022]图6A是根据本专利技术的实施例的在去除光刻胶层并且形成源极区域和漏极区域之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
[0023]图6B是图6A的存储器阵列区域的部分的顶视图。垂直平面A
‑
A
’
是图6A的垂直横截面的平面。
[0024]图6C是沿着图6B的垂直平面C
‑
C
’
的存储器阵列区域的部分的垂直截面图。
[0025]图6D是沿着图6B的垂直平面D
‑
D
’
的存储器阵列区域的部分的垂直截面图。
[0026]图6E是沿着图6B的垂直平面E
‑
E
’
的存储器阵列区域的部分的垂直截面图。
[0027]图7A是根据本专利技术的实施例的在形成存取层级介电材料层、漏极接触通孔结构和源极接触通孔结构之后的处于第一配置的存储器阵列区域的部分的垂直截面图。
[0028]图7B是图7A的存储器阵列区域的部分的顶视图。垂直平面A
‑
A
’
是图7A的垂直横截
面的平面。
[0029]图7C是沿着图7B的垂直平面C
‑
C
’
的存储器阵列区域的部分的垂直截面图。
[0030]图7D是沿着图7B的垂直平面D
‑
D
’
的存储器阵列区域的部分的垂直截面图。
[0031]图7E是沿着图7B的垂直平面E
‑
E
’
的存储器阵列区域的部分的垂直截面图。
[0032]图7F是在图7A至图7E的处理步骤处的示例性结构的垂直截面图。
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体金属氧化物鳍，位于至少一个下部层级介电材料层的顶面上方，并且沿着第一水平方向延伸并且具有沿着第二水平方向的宽度；栅极介电层，位于所述半导体金属氧化物鳍的顶面和侧壁上；栅电极，位于所述栅极介电层上，并且沿着所述第二水平方向跨越所述半导体金属氧化物鳍；存取层级介电材料层，嵌入有所述栅电极和所述半导体金属氧化物鳍；存储器单元，嵌入在与所述存取层级介电材料层垂直偏移的存储器层级介电材料层中，并且包括第一电极、存储器元件和第二电极；以及位线，位于所述存储器单元上面，其中：所述第一电极通过第一导电路径电连接至所述半导体金属氧化物鳍内的漏极区域；并且所述第二电极电连接至所述位线。2.根据权利要求1所述的半导体器件，还包括：半导体衬底，包括单晶半导体层并且位于所述至少一个下部层级介电材料层下面；以及场效应晶体管，位于所述单晶半导体层上并且包括相应的单晶半导体沟道。3.根据权利要求2所述的半导体器件，还包括第一金属互连结构，所述第一金属互连结构嵌入在所述至少一个下部层级介电材料层中并且电连接至位于所述单晶半导体层上的所述场效应晶体管的相应节点，其中，所述第一金属互连结构中的至少一个通过位于所述至少一个下部层级介电材料层的顶面上面的第二金属互连结构的子集电连接至所述位线。4.根据权利要求1所述的半导体器件，其中，所述第一导电路径包括：漏极接触通孔结构，与所述半导体金属氧化物鳍内的所述漏极区域接触并且嵌入在所述存取层级介电材料层内；以及金属板，与所述漏极接触通孔结构的顶面接触。5.根据权利要求4所述的半导体器件，还包括：源极接触通孔结构，与所述半导体金属氧化物鳍内的源极区域接触并且嵌入在所述存取层级介电材料层内；以及源极线，与所述源极接触通孔结构接触并且沿着所述第二水平方向横向延伸。6.根据权利要求5所述的半导体器件，还包括：半导体衬底，包括单晶半导体层并且位于所述至少一个下部层级介电材料层下面；场效应晶体管，位于所述单晶半导体层上并且包括相应的单晶半导体沟道，其中：位于所述单晶半导体层上的所...

【专利技术属性】
技术研发人员：吴咏捷，何彦忠，魏惠娴，游嘉榕，许秉诚，马礼修，林仲德，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：