电子封装件及其制法与导电结构制造技术

本发明专利技术涉及一种电子封装件及其制法与导电结构，该电子封装件包括一配置有第一导电结构的第一基材以及一配置有第二导电结构的第二基材，该第一导电结构于该第一基材上依序形成有第一导电层、凸块体与金属辅助层，且该第二导电结构于该第二基材上依序形成有金属柱、第二导电层、金属层与焊锡层，以令该焊锡层结合该凸块体及该金属辅助层，使该第一基材与该第二基材相堆叠，故经由该凸块体与该金属辅助层的设计，以于回焊该焊锡层后，可完全反应出IMC，因而该些导电结构的体积不会持续缩小，因而能有效避免该些导电结构碎裂的问题。而能有效避免该些导电结构碎裂的问题。而能有效避免该些导电结构碎裂的问题。

【技术实现步骤摘要】
电子封装件及其制法与导电结构


[0001]本专利技术有关一种半导体封装制程，尤指一种电子封装件及其制法 与导电结构。

技术介绍

[0002]现行覆晶技术因具有缩小芯片封装面积及缩短信号传输路径等优 点，目前已经广泛应用于芯片封装领域，例如芯片尺寸构装(Chip ScalePackage，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简 称DCA)或多芯片模块封装(Multi-Chip Module，简称MCM)等型态的封 装模块、或将芯片立体化堆叠整合为三维积体电路(3D IC)芯片堆叠技 术等。
[0003]于覆晶封装制程中，因芯片与封装基板的热膨胀系数的差异甚大， 故芯片外围的凸块无法与封装基板上对应的接点形成良好的接合，使 得凸块容易自封装基板上剥离。另一方面，随着积体电路的积集度的 增加，因芯片与封装基板之间的热膨胀系数不匹配(mismatch)，其所 产生的热应力(thermal stress)与翘曲(warpage)的现象也日渐严重， 其结果将导致芯片与封装基板之间的电性连接的可靠度(reliability) 下降，并造成信赖性测试的失败。
[0004]为了解决上述问题，业界遂发展出以半导体基材作为中介结构的 制程，其通过于一封装基板与一半导体芯片之间增设一硅中介板 (silicon interposer)，从而通过该硅中介板与该半导体芯片的材料 接近，以避免热膨胀系数不匹配所产生的问题。具体地，如图1所示 的半导体封装件1，提供一硅中介板(Through Silicon interposer， 简称TSI)10，该硅中介板10具有相对的置晶侧10b与转接侧10a、 及连通该置晶侧10b与转接侧10a的多个导电硅穿孔 (Through-silicon via，简称TSV)100，且该置晶侧10b上具有一线 路重布结构(Redistribution layer，简称RDL)11，以供半导体芯片6的多个具有小间距的电极垫60经由多个焊锡凸块61电性结合至该线 路重布结构11上，再以底胶62包覆该些焊锡凸块61，且于该导电硅 穿孔100上经由多个如焊料凸块的导电元件17电性结合至封装基板7 的多个具有大间距的焊垫70，之后形成封装胶体8于该封装基板7上， 以包覆该半导体芯片6及硅中介板10。
[0005]然而，现有半导体封装件1的硅中介板10与封装基板7之间，当 回焊该导电元件17后，焊锡材尚未完全反应成界面金属共化物 (Intermetallic Compound，简称IMC)而立即形成封装胶体8，此时 因回焊过程所产生的残留热应力会集中在该些导电元件17中，致使该 IMC的持续反应会导致该导电元件17的体积缩小，而产生气泡(Void) 于该导电元件17中(IMC反应不完全)及该导电元件17碎裂(Crack) (如图1所示的应力集中处k)等问题，甚至断裂延伸至其所结合的线 路(如该封装基板7的线路或导电硅穿孔100等)，因而降低该半导体 封装件1的信赖性及产品的良率。
[0006]此外，相同问题也可能发生于该半导体芯片6与该线路重布结构 11之间的焊锡凸块61上，致使该焊锡凸块61与该线路重布结构11 之间出现破裂的情形，如图1所示的应力集中处k，甚至断裂延伸至其 所结合的线路(如线路重布结构11或半导体芯片6的电极垫60
等)， 因而降低该半导体封装件1的信赖性及产品的良率。
[0007]因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决 的课题。

技术实现思路

[0008]鉴于上述现有技术的种种缺陷，本专利技术提供一种电子封装件及其 制法与导电结构，能有效避免该些导电结构碎裂的问题。
[0009]本专利技术的导电结构，包括：第一导电层；凸块体，其形成于该第 一导电层的局部表面上；以及金属辅助层，其形成于该第一导电层及/ 或该凸块体上。
[0010]前述的导电结构中，该第一导电层为镍层。
[0011]前述的导电结构中，该凸块体为铜凸块。
[0012]前述的导电结构中，该金属辅助层为金层。
[0013]本专利技术也提供一种电子封装件，包括：第一基材，其配置有多个 第一垫部，且令多个前述的导电结构借该第一导电层结合至该第一垫 部上；第二基材，其具有多个第二垫部；以及多个第二导电结构，其 形成于该第二垫部上，且该第二导电结构于该第二垫部上依序形成有 金属柱、第二导电层、金属层与焊锡层，以供该第二基材的焊锡层与 该第一基材上的该导电结构的凸块体及该金属辅助层结合，而使该第 一基材与该第二基材相堆叠。
[0014]前述的导电结构中，该第一垫部为铜垫。
[0015]前述的电子封装件中，该金属柱为铜柱。
[0016]前述的电子封装件中，该第二导电层为镍层。
[0017]前述的电子封装件中，该金属层为铜层。
[0018]前述的电子封装件中，该凸块体的体积及该金属层的体积的总和 与该焊锡层的体积的比例为1:1.6～2.1。
[0019]前述的电子封装件中，该凸块体与该金属层未相互接触。例如， 该凸块体与该金属层之间的间隔距离至多12微米。
[0020]本专利技术还提供一种电子封装件的制法，包括：提供一前述的电子 封装件；以及回焊该焊锡层，使该焊锡层、凸块体及金属层形成一强 化体，以令该强化体、第一导电层、第二导电层及该金属柱形成第三 导电结构。
[0021]前述的制法中，该强化体包含接触该第一导电层的第一化合物及 接触该第二导电层的第二化合物。例如，该第一化合物为四锡化三镍， 且该第二化合物为五锡化六铜或五锡化六镍。
[0022]前述的制法中，还包括形成绝缘层于该第一基材与第二基材之间， 以包覆该第三导电结构。
[0023]由上可知，本专利技术的电子封装件及其制法与导电结构中，主要经 由该凸块体的设计以提供足够的铜材进行IMC的反应，且经由该金属 辅助层的设计，以增加焊锡层的附着性，使焊锡材产生侧向收缩，故 相比于现有技术，于回焊后，已完全反应出IMC，因而该第三导电结构 的体积不会持续缩小，以有效避免于该强化体中产生气泡及该第三导 电结构碎裂等问题，进而有效提升该电子封装件的信赖性及产品的良 率。
附图说明
[0024]图1为现有半导体封装件的剖视示意图。
[0025]图2A至图2D为本专利技术的电子封装件的制法的剖视示意图。
[0026]图2D
’
为图2D的另一实施例的剖视图。
[0027]图3A至图3E为图2A的不同实施例的局部上视图。
[0028]图4A至图4C为图2A的不同实施例的局部剖视图。
[0029]图4D至图4E为图2A的不同实施例的局部侧视图。
[0030]附图标记说明
[0031]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体封装件
[0032]10
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硅中介板
[0033]10a
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【技术保护点】

【技术特征摘要】
1.一种导电结构，其特征在于，包括：第一导电层；凸块体，其形成于该第一导电层的局部表面上；以及金属辅助层，其形成于该凸块体及/或外露于该凸块体的第一导电层上。2.根据权利要求1所述的导电结构，其特征在于，该第一导电层为镍层。3.根据权利要求1所述的导电结构，其特征在于，该凸块体为铜凸块。4.根据权利要求1所述的导电结构，其特征在于，该金属辅助层为金层。5.一种电子封装件，其特征在于，包括：第一基材，其配置有多个第一垫部，且令多个根据权利要求1所述的导电结构借该第一导电层结合至该第一垫部上；第二基材，其具有多个第二垫部；以及多个第二导电结构，其形成于该第二垫部上，且该第二导电结构于该第二垫部上依序形成有金属柱、第二导电层、金属层与焊锡层，以供该第二基材的焊锡层与该第一基材上的该导电结构的凸块体及该金属辅助层结合，而使该第一基材与该第二基材相堆叠。6.根据权利要求5所述的电子封装件，其特征在于，该第一垫部为铜垫。7.根据权利要求5所述的电子封装件，其特征在于，该金属柱为铜柱。8.根据权利要求5所述的电子封装件，其特征在于，该第二导电层为镍层。9.根据权利要求5所述的电子封装件，其特...

【专利技术属性】
技术研发人员：黄玉龙，郑子企，林长甫，许元鸿，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：