公开了一种半导体装置。所述半导体装置包括：基底，包括芯片区域和边缘区域；集成电路元件，位于芯片区域上；层间绝缘层，覆盖集成电路元件；互连结构，位于层间绝缘层上并且具有位于边缘区域上的侧表面；第一导电图案和第二导电图案，位于互连结构上，第一导电图案和第二导电图案电连接到互连结构；第一钝化层，覆盖第一导电图案和第二导电图案以及互连结构的侧表面；以及第二钝化层，位于第一钝化层上，其中，第二钝化层包括不同于第一钝化层的绝缘材料，并且在第一导电图案与第二导电图案之间，第二钝化层具有定位在比第一导电图案的顶表面的竖直水平低的竖直水平处的底表面。面的竖直水平低的竖直水平处的底表面。面的竖直水平低的竖直水平处的底表面。
【技术实现步骤摘要】
半导体装置
[0001]在韩国知识产权局于2020年3月27日提交的第10
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2020
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0037779号和于2020年11月20日提交的第10
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2020
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0156359号、题目均为“半导体装置”的韩国专利申请通过引用全部包含于此。
[0002]实施例涉及一种半导体装置。
技术介绍
[0003]半导体封装件可以包括被构造为存储大量数据且在短时间内处理大量存储数据的半导体芯片。半导体芯片可以包括用于存储或处理数据的内部集成电路以及用于与外部装置交换数据的芯片垫。
技术实现思路
[0004]实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：基底，包括芯片区域和在芯片区域周围的边缘区域；集成电路元件，位于芯片区域上；层间绝缘层，覆盖集成电路元件；互连结构，具有位于层间绝缘层上的内部互连线，互连结构具有位于边缘区域上的侧表面；第一导电图案和第二导电图案，位于互连结构上，第一导电图案和第二导电图案电连接到内部互连线；第一钝化层，覆盖第一导电图案和第二导电图案以及互连结构的侧表面；以及第二钝化层，位于第一钝化层上，其中，第二钝化层包括第二绝缘材料，第一钝化层包括第一绝缘材料，并且第二钝化层的第二绝缘材料不同于第一钝化层的第一绝缘材料，在第一导电图案与第二导电图案之间的区域中，第二钝化层的底表面定位在比第一导电图案的顶表面的竖直水平低的竖直水平处。
[0005]实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：基底；集成电路元件，位于基底上；层间绝缘层，覆盖集成电路元件；互连结构，位于层间绝缘层上，互连结构包括连接到集成电路元件的内部互连线；导电图案，位于互连结构上，导电图案电连接到内部互连线；第一钝化层，覆盖互连结构的侧表面和导电图案；以及第二钝化层，位于第一钝化层上，其中，第二钝化层包括绝缘材料，第一钝化层包括绝缘材料，并且第二钝化层的绝缘材料不同于第一钝化层的绝缘材料，在导电图案之间的区域中，第一钝化层的厚度比第二钝化层的厚度小，在每个导电图案的顶表面上的区域中，第一钝化层的厚度比第二钝化层的厚度大。
[0006]实施例可以通过提供一种半导体装置来实现，所述半导体装置包括：基底，包括芯片区域和在芯片区域周围的边缘区域；集成电路元件，位于基底的芯片区域上；层间绝缘层，覆盖集成电路元件；互连结构，位于层间绝缘层上，互连结构具有位于基底的边缘区域上的侧表面；导电图案，位于互连结构的顶表面上，导电图案电连接到互连结构中的内部互连线；保护层，覆盖导电图案；以及钝化层，位于保护层上，钝化层具有部分地暴露导电图案的顶表面的开口，其中，钝化层包括第一钝化层、第二钝化层和第三钝化层，第一钝化层位
于保护层上并且覆盖互连结构的侧表面的至少一部分，第二钝化层位于第一钝化层上并且包括与第一钝化层的绝缘材料不同的绝缘材料，第三钝化层位于第二钝化层上并且包括与第一钝化层的绝缘材料和第二钝化层的绝缘材料不同的绝缘材料，其中，导电图案的厚度比第一钝化层至第三钝化层中的每个的厚度大。
附图说明
[0007]通过参照附图详细描述示例性实施例，特征对于本领域技术人员将是明显的，在附图中：
[0008]图1是根据实施例的其上集成有半导体装置的基底。
[0009]图2是图1的部分AA的放大平面图。
[0010]图3至图6是根据实施例的制造半导体装置的方法中的阶段的沿着图2的线I
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I'截取的剖视图。
[0011]图7A至图7C是根据实施例的制造半导体装置的方法中的阶段的与图6的部分BB对应的放大剖视图。
[0012]图8至图11是根据实施例的制造半导体装置的方法中的阶段的沿着图2的线I
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I'截取的剖视图。
[0013]图12A和图12B是示出图11的部分CC的放大剖视图。
[0014]图13A和图13B是根据实施例的半导体装置的一部分的与图11的部分CC对应的放大剖视图。
[0015]图14和图15是根据实施例的半导体装置的沿着图2的线I
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I'截取的剖视图。
[0016]图16是根据实施例的与半导体装置分离的半导体芯片的平面图。
[0017]图17是根据实施例的包括半导体芯片的半导体封装件的剖视图。
[0018]图18是根据实施例的半导体装置的与图2的线I
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I'对应的剖视图。
[0019]图19是根据实施例的包括半导体芯片的半导体封装件的剖视图。
具体实施方式
[0020]图1是根据实施例的其上集成有半导体装置的半导体基底。图2是图1的部分AA的放大平面图。
[0021]参照图1和图2，基底100可以包括其上形成半导体集成电路的芯片区域10以及位于芯片区域10之间的划线区域20。
[0022]基底100可以包括半导体材料(例如，硅)、绝缘材料(例如，玻璃)或者覆盖有绝缘材料的半导体层。在一个实施方式中，基底100可以是硅晶片。
[0023]芯片区域10可以沿彼此垂直的第一方向D1和第二方向D2二维地布置。芯片区域10中的每个可以被划线区域20包围或围绕。
[0024]划线区域20可以位于芯片区域10之间，并且可以在第一方向D1和第二方向D2上延伸。划线区域20可以包括将由锯切机或划片机切割的切割区域22和位于切割区域22与芯片区域10之间的边缘区域24。边缘区域24可以分别包围芯片区域10。
[0025]在一个实施方式中，半导体存储器器件(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、NAND闪存或电阻式随机存取存储器(RRAM))可以位于基底100的芯
片区域10上。在一个实施方式中，微电子机械系统(MEMS)器件、光电器件或处理器(例如，CPU或DSP)可以位于基底100的芯片区域10上。在一个实施方式中，包括半导体元件(诸如或门或者与门)的标准单元可以位于基底100的芯片区域10上。
[0026]导电图案150可以位于基底100的芯片区域10中或上。导电图案可以是用于将数据或信号输入到集成电路或者从集成电路输出数据或信号的芯片垫。导电图案150也可以被称为芯片垫150。芯片垫150中的一些可以位于每个芯片区域10的边界上。芯片垫150中的其他芯片垫可以位于芯片区域10的中心部分上。
[0027]图3至图6是根据实施例的制造半导体装置的方法中的阶段的沿着图2的线I
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I'截取的剖视图。图7A至图7C是根据实施例的制造半导体装置的方法中的阶段的与图6的部分BB对应的放大剖视图。图8至图11是根据实施例的制造半导体装置的方法中的阶段的沿着图2的线I
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I'截取的剖视图。图12A和图12B是示出图11的部分CC的放大剖视图。
[0028]参照图2和图3，基底100可以包括芯片区域10和划线区域20。划线区域20可以包括处于其中本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，所述半导体装置包括：基底，包括芯片区域和在芯片区域周围的边缘区域；集成电路元件，位于芯片区域上；层间绝缘层，覆盖集成电路元件；互连结构，具有位于层间绝缘层上的内部互连线，互连结构具有位于边缘区域上的侧表面；第一导电图案和第二导电图案，位于互连结构上，第一导电图案和第二导电图案电连接到内部互连线；第一钝化层，覆盖第一导电图案和第二导电图案以及互连结构的侧表面；以及第二钝化层，位于第一钝化层上，其中：第二钝化层包括第二绝缘材料，第一钝化层包括第一绝缘材料，并且第二钝化层的第二绝缘材料不同于第一钝化层的第一绝缘材料，并且在第一导电图案与第二导电图案之间的区域中，第二钝化层具有定位在比第一导电图案的顶表面的竖直水平低的竖直水平处的底表面。2.根据权利要求1所述的半导体装置，其中，在第一导电图案的顶表面上，第一钝化层的厚度比第一导电图案的厚度小。3.根据权利要求2所述的半导体装置，其中：第一导电图案的厚度范围是第一导电图案的顶表面上的第一钝化层的厚度的1.1倍至1.9倍。4.根据权利要求1所述的半导体装置，其中：第一钝化层具有位于第一导电图案与第二导电图案之间的内侧表面，并且所述内侧表面的倾斜角比第一导电图案的面对第二导电图案的侧表面的倾斜角小。5.根据权利要求1所述的半导体装置，其中，第一钝化层和第二钝化层中的每个具有暴露第一导电图案的顶表面的开口。6.根据权利要求1所述的半导体装置，所述半导体装置还包括位于第一钝化层与第一导电图案和第二导电图案之间的保护层，其中，保护层的厚度比第一钝化层的厚度小。7.根据权利要求1所述的半导体装置，所述半导体装置还包括位于第二钝化层上的第三钝化层，其中，第三钝化层的厚度比第一钝化层的厚度小且比第二钝化层的厚度小。8.根据权利要求7所述的半导体装置，其中，第二钝化层的顶表面与第三钝化层的底表面接触。9.根据权利要求1至8中的任意一项所述的半导体装置，所述半导体装置还包括穿透基底和层间绝缘层的穿透互连结构，穿透互连结构连接到内部互连线。10.根据权利要求1至8中的任意一项所述的半导体装置，其中：第一钝化层包括高密度等离子体氧化物层，并且第二钝化层包括原硅酸四乙酯层。11.一种半导体装置，所述半导体装置包括：
基底；集成电路元件，位于基底上；层间绝缘层，覆盖集成电路元件；互连结构，位于层间绝缘层上，互连结构包括连接到集成电路元件的内部互连线；导电图案，位于互连结构上，导电图案电连接到内部互连线；第一钝化层，覆盖互连结构的侧表面和导...
【专利技术属性】
技术研发人员：崔慜贞，韩正勳，金知浩，边永镛，李瑌真，张志熏，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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