集成电路装置制造方法及图纸

本发明专利技术申请公开一种集成电路装置，其包括多个标准组件以及电性连接于该标准组件的电源分配网络。电源分配网络包括顶部线路层、底部线路层以及第一导电路径。顶部线路层包括第一顶部线路与第二顶部线路。底部线路层包括第一底部线路。第一底部线路的电位与第一顶部线路的电位相同，且与第二顶部线路的电位不同。第一导电路径连接于第一顶部线路与第一底部线路之间，且包括第一上导电结构以及第一下导电结构。第一上导电结构与第一下导电结构分别位于第一顶部线路与第二顶部线路正下方。第一上导电结构与第一底部线路之间限定信号线路默认区。默认区。默认区。

【技术实现步骤摘要】
集成电路装置


[0001]本专利技术申请涉及一种电子装置，特别地，是涉及一种集成电路装置。

技术介绍

[0002]现有的集成电路装置包括多个具有不同功能的标准组件(standard cells)。每一个标准组件可包括一系列晶体管与联机结构，以执行基本的逻辑运算。多个标准组件之间可通过多条内连信号线路，来建立电性连结。
[0003]除此之外，现有的集成电路装置通常包括多条电源轨道(power rail)以及多条接地轨道(ground rail)。每一条电源轨道(或接地轨道)连接于对应的标准组件，以对标准组件提供电功率(power)。现有的集成电路装置还包括堆栈结构，其包括交替堆栈在多条电源轨道与多条接地轨道上的多层导电层与多层绝缘层。位于最顶层的导电层包括多条电源线与多条接地线，且多条电源线与多条接地线的延伸方向与多条电源轨道与多条接地轨道的延伸方向交错。
[0004]每一条电源线可通过电源导电孔，而电连接至对应的电源轨道。电源导电孔贯穿堆栈结构，且位于电源轨道与电源线相互重叠的区域。相似地，每一条接地线可通过接地导电孔，而电连接至对应的接地轨道。接地导电孔贯穿堆栈结构，且位于接地轨道与接地线相互重叠的区域。
[0005]在堆栈结构中，没有设置电源导电孔与接地导电孔的区域可作为设置内连信号线路的区域，以建立多个标准组件之间的讯号链接。既然电源导电孔与接地导电孔的位置是分别位于对应的电源线与接地线下方，在设置内联机信号线路时，会避开电源导电孔与接地导电孔所设置的区域。
[0006]一般而言，当电源线与接地线的数量较多时，可避免因为压降而降低电源完整性(power integrity)，导致对标准组件的供电不足。然而，电源线与接地线的数量越多，电源导电孔与接地导电孔需占据的空间越多。因此，如何在不减少电源线与接地线的数量，以维持电源完整性的情况下，又避免缩减内联机信号线路所能设置的区域，仍为本领域欲解决的其中一个重要议题。

技术实现思路

[0007]鉴于此，本专利技术申请针对现有技术的不足提供一种集成电路装置，以在不减少电源线与接地线数量的情况下，增加可布设内连信号线路的空间。
[0008]为了解决上述的技术问题，本专利技术申请所采用的其中一种技术方案是提供一种集成电路装置，其包括多个标准组件以及电源分配网络。电源分配网络电性连接于多个标准组件，且包括顶部线路层、底部线路层以及第一导电路径。顶部线路层包括沿着第一方向延伸且相邻的第一顶部线路与第二顶部线路。底部线路层包括沿着第二方向延伸的第一底部线路，第一底部线路与所述第一顶部线路具有相同电位，且与第二顶部线路具有不同电位。第一导电路径连接于第一顶部线路与第一底部线路之间，且至少包括第一上导电结构以及
第一下导电结构。第一上导电结构位于第一顶部线路正下方。第一下导电结构是位于第二顶部线路正下方，且第一上导电结构与第一底部线路之间限定信号线路默认区。
[0009]本专利技术申请的一种有益效果在于，本专利技术申请所提供的集成电路装置，其能通过“第一上导电结构位于第一顶部线路正下方，第一下导电结构是位于第二顶部线路正下方，且第一上导电结构与第一底部线路之间限定信号线路默认区”的技术方案，以在不降低电源完整性的条件下，增加信号线路默认区的范围。
[0010]为使能更进一步了解本专利技术申请的特征及
技术实现思路
，请参阅以下有关本专利技术申请的详细说明与附图，然而，所提供的附图仅用于提供参考与说明，并非用来对本专利技术申请加以限制。
附图说明
[0011]图1为本专利技术申请第一实施例的集成电路装置的俯视示意图。
[0012]图2为图1在II区域的局部放大示意图。
[0013]图3为图2的集成电路装置的迭层结构的局部立体示意图。
[0014]图4为图2中沿着线IV-IV的剖面示意图。
[0015]图5为图2中沿着线V-V的剖面示意图。
[0016]图6为本专利技术申请另一实施例的迭层结构局部立体示意图。
[0017]图7为图6中的迭层结构沿着线VII-VII的剖面示意图。
[0018]图8为图6中的迭层结构沿着线VIII-VIII的剖面示意图。
[0019]图9为本专利技术申请第二实施例的集成电路装置的俯视示意图。
[0020]图10为图9在X区域的局部放大示意图。
[0021]符号说明：Z1、Z2：集成电路装置SC：标准组件CR：核心区CR1：第一子区域CR2：第二子区域SR、SR1：信号线路默认区PR：接垫设置区PR1～PR4：接垫M1、M2：迭层结构1：电源分配网络10：顶部线路层10G：顶部接地线路10P：顶部电源线路11：底部线路层11G：底部接地线路11P：底部电源线路12、12
’
：第一导电路径
121：第一上导电结构122：第一线路转接层123：第一下导电结构123a～123c：第一导电柱124～125：第一内联机路层13、13
’
：第二导电路径131：第二导电结构131a～131d：第二导电柱132～134：第二内联机路层14：第三导电路径141：第三上导电结构142：第三线路转接层15：第四导电路径151：第四导电结构152：第四内联机路层D1：第一方向D2：第二方向D3：第三方向
具体实施方式
[0022]以下是通过特定的具体实施例来说明本专利技术申请所公开有关“集成电路装置”的实施方式，本领域技术人员可由本说明书所公开的内容了解本专利技术申请的优点与效果。本专利技术申请可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不背离本专利技术构思下进行各种修改与变更。另外，本专利技术申请的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本专利技术申请的相关
技术实现思路
，但所公开的内容并非用以限制本专利技术申请的保护范围。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。
[0023][第一实施例][0024]参阅图1至图3，图1为本专利技术申请第一实施例的集成电路装置的俯视示意图，图2为图1在II区域的局部放大示意图，图3为图2的集成电路装置的迭层结构的局部立体示意图。
[0025]本专利技术申请第一实施例提供一种集成电路装置Z1。如图1所示，集成电路装置Z1具有核心区CR以及围绕核心区CR的接垫设置区PR。集成电路装置Z1包括位于接垫设置区PR的多个接垫PR1～PR4。图1所示出的接垫PR1～PR4的数量以及排列仅作为示例，并非用于限制本专利技术申请。
[0026]多个接垫PR1～PR4围绕核心区CR设置，并可被指定为不同的信号连接端，如：接入电压端(VCC)、工作电压端(VDD)或者公共接地端电压(VSS)、电源、频率信号端(clock)、地址信号端(address signals)等等。集成电路装置Z1可通过多个接垫PR1～PR4电性连接于
电路板或者另一个电子组件。
[0027]另外，参照图2以及本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路装置，其特征在于，所述集成电路装置包括：多个标准组件；以及电源分配网络，其电性连接于多个所述标准组件，且包括：顶部线路层，其包括沿着第一方向延伸且相邻的第一顶部线路与第二顶部线路；底部线路层，其包括沿着第二方向延伸的第一底部线路，所述第一底部线路的电位与所述第一顶部线路的电位相同，但与所述第二顶部线路的电位不同；以及第一导电路径，其连接于所述第一顶部线路与所述第一底部线路之间，且包括第一上导电结构以及第一下导电结构，所述第一上导电结构位于所述第一顶部线路正下方，所述第一下导电结构是位于所述第二顶部线路正下方，且所述第一上导电结构与所述第一底部线路之间限定信号线路默认区。2.如权利要求1所述的集成电路装置，其特征在于，所述第一导电路径还包括第一线路转接层，所述第一线路转接层位于所述顶部线路层与所述底部线路层之间，并沿着所述第二方向由所述第一顶部线路下方延伸至相邻的所述第二顶部线路下方。3.如权利要求2所述的集成电路装置，其特征在于，所述第一上导电结构连接于所述第一顶部线路层与所述第一线路转接层，所述第一下导电结构连接于所述第一线路转接层与所述第一底部线路层，且所述信号线路默认区位于所述第一顶部线路下方，且位于所述第一线路转接层与所述第一底部线路层之间。4.如权利要求1所述的集成电路装置，其特征在于，所述底部线路层还包括与所述第一底部线路相邻的第二底部线路，所述第二底部线路与所述第二顶部线路具有相同电位，且所述电源分配网络还进一步包括第二导电路径，所述第二顶部线路通过所述第二导电路径电性连接于所述第二底部线路。5.如权利要求4所述的集成电路装置，其特征在于，所述第二导电路径与所述第一...

【专利技术属性】
技术研发人员：徐展伟，林志伟，张云智，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：