半导体器件及其制备方法技术

本发明专利技术公开了一种半导体器件及其制备方法，半导体器件包括：介质层；第一凹槽，位于介质层内；第二凹槽，位于介质层内，第一凹槽的线宽小于预设宽度，第二凹槽的线宽大于预设宽度；第一金属层，位于第一凹槽内和第二凹槽的底部和侧壁；第二金属层，位于第二凹槽内。实现了既满足大尺寸互连结构性能要求又满足小尺寸互连结构性能要求的技术效果。寸互连结构性能要求的技术效果。寸互连结构性能要求的技术效果。

【技术实现步骤摘要】
半导体器件及其制备方法


[0001]本专利技术涉及半导体领域，尤其涉及一种半导体器件及其制备方法。

技术介绍

[0002]集成电路中包括许多连通结构，一般的，采用铜互连结构，但本申请专利技术人发现上述技术至少存在如下技术问题：随着器件尺寸不断缩减，铜互连结构的电阻急剧增加，电迁移可靠性问题加剧，传统的铜互连技术难以满足器件性能的要求。

技术实现思路

[0003]本申请实施例通过提供一种半导体器件及其制备方法，解决了现有技术中大尺寸互连结构的性能要求和小尺寸互连结构的性能要求不能兼顾的技术问题，实现了既满足大尺寸互连结构性能要求又满足小尺寸互连结构性能要求的技术效果。
[0004]本专利技术提供一种半导体器件，包括：介质层；第一凹槽，位于所述介质层内；第二凹槽，位于所述介质层内，所述第一凹槽的线宽小于预设宽度，所述第二凹槽的线宽大于预设宽度；第一金属层，位于所述第一凹槽内和所述第二凹槽的底部和侧壁；第二金属层，位于所述第二凹槽内。
[0005]本申请通过本申请的一实施例提供如下技术方案：所述预设宽度介于20nm～40nm之间。
[0006]本申请通过本申请的一实施例提供如下技术方案：所述第一金属层的电迁移可靠性优于所述第二金属层的电迁移可靠性，所述第二金属层的电阻率小于所述第一金属层的电阻率。
[0007]本申请通过本申请的一实施例提供如下技术方案：所述第一金属层的材料包括钌或钴，所述第二金属层的材料包括铜。
[0008]本申请通过本申请的一实施例提供如下技术方案：阻挡层，位于所述第一凹槽的底部和侧壁以及所述第二凹槽的底部和侧壁，所述阻挡层的材料包括氮化钽。
[0009]本专利技术还提供一种半导体器件的制备方法，包括：提供介质层，于所述介质层内形成第一凹槽和第二凹槽，所述第一凹槽的线宽小于预设宽度，所述第二凹槽的线宽大于预设宽度；于所述第一凹槽内和所述第二凹槽的底部和侧壁形成第一金属层；于所述第二凹槽内形成第二金属层。
[0010]本申请通过本申请的一实施例提供如下技术方案：所述预设宽度介于20nm～40nm之间。
[0011]本申请通过本申请的一实施例提供如下技术方案：所述第一金属层的电迁移可靠性优于所述第二金属层的电迁移可靠性，所述第二金属层的电阻率小于所述第一金属层的电阻率。
[0012]本申请通过本申请的一实施例提供如下技术方案：所述第一金属层的材料包括钌或钴，所述第二金属层的材料包括铜。
[0013]本申请通过本申请的一实施例提供如下技术方案：在形成所述第一凹槽和所述第二凹槽之后形成所述第一金属层和所述第二金属层之前，还包括：于所述第一凹槽的底部和侧壁以及所述第二凹槽的底部和侧壁形成阻挡层；形成所述阻挡层之后还包括：对所述阻挡层进行氩等离子体轰击处理。
[0014]本申请通过本申请的一实施例提供如下技术方案：在形成所述第一凹槽和所述第二凹槽之后形成所述第一金属层和所述第二金属层之前，还包括：于所述第一凹槽的底部和侧壁以及所述第二凹槽的底部和侧壁形成阻挡层，所述阻挡层的材料包括氮化钽，所述阻挡层包括第一阻挡层和位于所述第一阻挡层表面的第二阻挡层，形成所述第一阻挡层的工艺包括原子层沉积工艺，形成所述第二阻挡层的工艺包括物理气相沉积工艺。
[0015]本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
[0016]1、由于采用了第一凹槽的线宽小于第二凹槽的线宽；第一金属层，位于第一凹槽内；第二金属层，位于第二凹槽内的技术手段，所以，有效解决了现有技术中大尺寸互连结构的性能要求和小尺寸互连结构的性能要求不能兼顾的技术问题，进而实现了小尺寸互连结构可以具有第一金属层的性能，大尺寸互连结构可以具有第二金属层的性能的技术效果。
[0017]2、由于采用了第一凹槽的线宽小于第二凹槽的线宽，于第一凹槽内形成第一金属层；于第二凹槽内形成第二金属层的技术手段，所以，有效解决了现有技术中大尺寸互连结构的性能要求和小尺寸互连结构的性能要求不能兼顾的技术问题，进而实现了小尺寸互连结构可以具有第一金属层的性能，大尺寸互连结构可以具有第二金属层的性能的技术效果。
[0018]3、第一金属层的材料包括钌或钴，第二金属层的材料包括铜，使得大尺寸互连结构和小尺寸互连结构均保证了电迁移可靠性和电阻。
[0019]4、第一金属层还位于第二凹槽的底部和侧壁，于第一凹槽内形成第一金属层时，还包括：于第二凹槽的底部和侧壁形成第一金属层，位于第二凹槽的第一金属层可以做第二金属层的阻挡层，从而可以实现减少阻挡层的占比，能够减少连通结构的电阻，位于第二凹槽的第一金属层还可以做第二金属层的种子层，从而可以实现第二金属层无种子层电镀。
[0020]5、形成第一阻挡层的工艺包括原子层沉积工艺，形成第二阻挡层的工艺包括物理气相沉积工艺，能够提高第一阻挡层和第二阻挡层的连续性，采用物理气相沉积工艺形成第二阻挡层可以降低阻挡层的电阻。
[0021]6、形成阻挡层之后还包括：对阻挡层进行氩等离子体轰击处理，不仅可以提高金属层的成核率，还可以减小阻挡层的厚度，降低连通电阻。
[0022]7、在形成第一金属层之后形成第二金属层之前，还包括：对第一金属层进行氩等离子体轰击处理，可以提高第一金属层和第二金属层的粘附性。
附图说明
[0023]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的
附图。
[0024]图1为本专利技术的半导体器件的制备方法的流程图。
[0025]图2～图7为本专利技术的半导体器件的制备方法各步骤所呈现的结构示意图；其中，图7亦为本专利技术的半导体器件所呈现的结构示意图。
[0026]图中：10、介质层；201、第一凹槽；202、第二凹槽；301、第一阻挡层；302、第二阻挡层；401、第一金属层；402、第二金属层。
具体实施方式
[0027]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0028]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0029]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：介质层；第一凹槽，位于所述介质层内；第二凹槽，位于所述介质层内，所述第一凹槽的线宽小于预设宽度，所述第二凹槽的线宽大于预设宽度；第一金属层，位于所述第一凹槽内和所述第二凹槽的底部和侧壁；第二金属层，位于所述第二凹槽内。2.如权利要求1所述的半导体器件，其特征在于，所述预设宽度介于20nm～40nm之间。3.如权利要求1所述的半导体器件，其特征在于，所述第一金属层的电迁移可靠性优于所述第二金属层的电迁移可靠性，所述第二金属层的电阻率小于所述第一金属层的电阻率。4.如权利要求1所述的半导体器件，其特征在于，所述第一金属层的材料包括钌或钴，所述第二金属层的材料包括铜。5.如权利要求1所述的半导体器件，其特征在于，还包括：阻挡层，位于所述第一凹槽的底部和侧壁以及所述第二凹槽的底部和侧壁，所述阻挡层的材料包括氮化钽。6.一种半导体器件的制备方法，其特征在于，包括：提供介质层，于所述介质层内形成第一凹槽和第二凹槽，所述第一凹槽的线宽小于预设宽度，所述第二凹槽的线宽大于预设宽度；于所述第一凹槽内和所述第二凹槽的底部和侧壁形成第一金属层；于所述第二凹槽内形成第二金属层。7.如权利要求6所述的...

【专利技术属性】
技术研发人员：孙祥烈，许静，罗军，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：