半导体集成电路装置制造方法及图纸

在单元列(CRC)配置具有逻辑功能的反相器单元(C1)和不具有逻辑功能的终端单元(C11)。终端单元(C11)配置于单元列(CRC)的两端中的任一者。栅极布线(31)和虚设栅极布线(35a、35b、131～134)在Z方向上配置于同层。局部布线(41、42、141、142)在Z方向上配置于同层。局部布线(51、52、151、152)在Z方向上配置于同层。152)在Z方向上配置于同层。152)在Z方向上配置于同层。

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路装置


[0001]本公开涉及一种包括标准单元(以下亦适当简称为单元)的半导体集成电路装置，所述标准单元包含立体构造晶体管。

技术介绍

[0002]作为在半导体基板上形成半导体集成电路的方法，已知有标准单元方式。标准单元方式是指：通过事先将具有特定逻辑功能的基本单元(例如反相器、锁存器、触发器、全加器等)作为标准单元准备好，将多个标准单元布置在半导体基板上，用布线将这些标准单元连接起来，由此设计LSI(大规模集成电路)芯片。
[0003]另外，LSI的基本构成元素即晶体管通过缩小栅极长度(按比例缩小，scaling)而实现了集成度的提高、工作电压的降低和工作速度的提高。但是，近年来，出现的问题是过度地按比例缩小会引起截止电流，截止电流又会引起功耗显著增大。为解决该问题，人们已开始积极地研究将晶体管构造从现有的平面型改变为立体型的立体构造晶体管。
[0004]在非专利文献1、2中公开了这样的新装置：将立体构造的P型FET和N型FET沿相对于基板垂直的方向层叠而成的立体构造装置和使用了该立体构造装置的标准单元。
[0005]非专利文献1：Ryckaert J.et al.，“The Complementary FET(CFET)for CMOS scaling beyond N3”，2018Symposium on VLSI Technology Digest of Technical Papers
[0006]非专利文献2：A.Mocuta et al.，“Enabling CMOS Scaling Towards 3nm and Beyond”，2018Symposium on VLSI Technology Digest of Technical Papers

技术实现思路

[0007]‑
专利技术要解决的技术问题
‑
[0008]在本说明书中，根据非专利文献1的记载，把将立体构造的P型FET和N型FET在相对于基板垂直的方向上层叠而成的立体构造装置称为CFET(Complementary FET：互补场效应晶体管)。另外，将相对于基板垂直的方向称为深度方向。
[0009]此处，标准单元除了包括具有例如与非门、或非门等逻辑功能的单元(以下，适当地称为逻辑单元)外，还包括不具有逻辑功能的单元。不具有逻辑功能的单元例如有“终端单元”。“终端单元”是指无助于电路块的逻辑功能、用于使电路块终结的单元。通过配置终端单元，能够抑制比终端单元靠内侧的单元的布局图案的完成形状的偏差，能够抑制半导体集成电路装置的制造偏差，提高成品率，提高可靠性。
[0010]到目前为止，关于使用CFET的终端单元的构造、包括使用了CFET的终端单元的半导体集成电路装置的布局，尚未进行具体的研究。
[0011]本公开提供一种包括使用了CFET的终端单元的半导体集成电路装置的布局。
[0012]‑
用以解决技术问题的技术方案
‑
[0013]本公开的第一方面专利技术中，半导体集成电路装置包括多个单元列，所述多个单元
列分别包括沿第一方向并排配置的多个标准单元，作为所述多个单元列之一的第一单元列包括第一标准单元和第二标准单元，所述第一标准单元具有逻辑功能，所述第二标准单元配置于所述第一单元列的两端中的至少一者，且不具有逻辑功能。所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、栅极布线、第一局部布线及第二局部布线、以及第三局部布线及第四局部布线，所述第一电源布线沿所述第一方向延伸，供给第一电源电压，所述第二电源布线沿所述第一方向延伸，供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是第一导电型的立体构造晶体管，所述第二晶体管是在深度方向上形成于比所述第一晶体管高的位置的第二导电型的立体构造晶体管，所述栅极布线沿与所述第一方向垂直的第二方向和所述深度方向延伸，成为所述第一晶体管及所述第二晶体管的栅极，所述第一局部布线及所述第二局部布线沿所述第二方向延伸，分别与所述第一晶体管的源极及漏极连接，所述第三局部布线及所述第四局部布线沿所述第二方向延伸，分别与所述第二晶体管的源极及漏极连接。所述第二标准单元包括第三电源布线、第四电源布线、虚设栅极布线、第五局部布线以及第六局部布线，所述第三电源布线沿所述第一方向延伸，供给所述第一电源电压，所述第四电源布线沿所述第一方向延伸，供给所述第二电源电压，所述虚设栅极布线沿所述第二方向和所述深度方向延伸，在深度方向上与所述栅极布线配置于同层，所述第五局部布线在所述深度方向上与所述第一局部布线及所述第二局部布线配置于同层，所述第六局部布线在所述深度方向上与所述第三局部布线及所述第四局部布线配置于同层，俯视时，所述第六局部布线与所述第五局部布线具有重合部分。
[0014]根据该方面专利技术，不具有逻辑功能的第二标准单元配置于包括第一标准单元的第一单元列的两端中的至少一者，上述第一标准单元具有逻辑功能。第二标准单元的虚设栅极布线在深度方向上与第一标准单元的栅极布线配置于同层。另外，第二标准单元的第五局部布线在深度方向上与第一标准单元的第一局部布线和第二局部布线配置于同层。第二标准单元的第六局部布线在深度方向上与第一标准单元的第三局部布线和第四局部布线配置于同层。即，通过在配置于第一单元列的两端中的至少一者的第二标准单元设置虚设栅极布线和局部布线，由此包括虚设栅极布线在内的栅极布线和局部布线得以有规律地配置。由此而能够抑制在比第二标准单元靠内侧配置的标准单元的布局图案的完成形状的偏差，从而能够抑制半导体集成电路装置的制造偏差，提高成品率，提高可靠性。
[0015]在本公开的第二方面专利技术中，半导体集成电路装置包括多个单元列，所述多个单元列分别包括沿第一方向并排配置的多个标准单元，作为所述多个单元列之一的第一单元列包括第一标准单元和第二标准单元，所述第一标准单元具有逻辑功能，所述第二标准单元配置于所述第一单元列的两端中的至少一者，且不具有逻辑功能。所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、栅极布线、第一局部布线及第二局部布线、以及第三局部布线及第四局部布线，所述第一电源布线沿所述第一方向延伸，供给第一电源电压，所述第二电源布线沿所述第一方向延伸，供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是第一导电型的立体构造晶体管，所述第二晶体管是在深度方向上形成于比所述第一晶体管高的位置的第二导电型的立体构造晶体管，所述栅极布线沿与所述第一方向垂直的第二方向和所述深度方向延伸，成为所述第一晶体管及所述第二晶体管的栅极，所述第一局部布线及所述第二局部布线沿所述第二方向延伸，分别与
所述第一晶体管的源极及漏极连接，所述第三局部布线及所述第四局部布线沿所述第二方向延伸，分别与所述第二晶体管的源极及漏极连接。所述第二标准单元包括第三电源布线、第四电源布线、第一虚设晶体管、第二虚设晶体管、虚设栅极布线、第五局部布线以及第六局部布线，所述第三电源布线沿所述第一方向延本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体集成电路装置，其特征在于：所述半导体集成电路装置包括多个单元列，所述多个单元列分别包括沿第一方向并排配置的多个标准单元，作为所述多个单元列之一的第一单元列包括第一标准单元和第二标准单元，所述第一标准单元具有逻辑功能，所述第二标准单元配置于所述第一单元列的两端中的至少一者，且不具有逻辑功能，所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、栅极布线、第一局部布线及第二局部布线、以及第三局部布线及第四局部布线，所述第一电源布线沿所述第一方向延伸，供给第一电源电压，所述第二电源布线沿所述第一方向延伸，供给与所述第一电源电压不同的第二电源电压，所述第一晶体管是第一导电型的立体构造晶体管，所述第二晶体管是在深度方向上形成于比所述第一晶体管高的位置的第二导电型的立体构造晶体管，所述栅极布线沿与所述第一方向垂直的第二方向和所述深度方向延伸，成为所述第一晶体管及所述第二晶体管的栅极，所述第一局部布线及所述第二局部布线沿所述第二方向延伸，分别与所述第一晶体管的源极及漏极连接，所述第三局部布线及所述第四局部布线沿所述第二方向延伸，分别与所述第二晶体管的源极及漏极连接，所述第二标准单元包括第三电源布线、第四电源布线、虚设栅极布线、第五局部布线以及第六局部布线，所述第三电源布线沿所述第一方向延伸，供给所述第一电源电压，所述第四电源布线沿所述第一方向延伸，供给所述第二电源电压，所述虚设栅极布线沿所述第二方向和所述深度方向延伸，在深度方向上与所述栅极布线配置于同层，所述第五局部布线在所述深度方向上与所述第一局部布线及所述第二局部布线配置于同层，所述第六局部布线在所述深度方向上与所述第三局部布线及所述第四局部布线配置于同层，俯视时，所述第六局部布线与所述第五局部布线具有重合部分。2.根据权利要求1所述的半导体集成电路装置，其特征在于：所述栅极布线和所述虚设栅极布线在所述第二方向上以相同的长度形成。3.根据权利要求1所述的半导体集成电路装置，其特征在于：俯视时，所述第一晶体管和所述第二晶体管位于相同的位置，所述第五局部布线及所述第六局部布线沿所述第二方向延伸，并且，在所述第二方向上，所述第五局部布线及所述第六局部布线的一端位于与所述第一局部布线至所述第四局部布线的一端中离所述第一晶体管及所述第二晶体管最远的一端相同的位置，所述第五局部布线及所述第六局部布线的另一端位于与所述第一局部布线至所述第四局部布线的另一端中离所述第一晶体管及所述第二晶体管最远的另一端相同的位置。
4.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第二标准单元与所述第一标准单元相邻配置，在所述第一标准单元与所述第二标准单元的边界，以在所述第二方向及所述深度方向上延伸的方式，设置有第二虚设栅极布线，所述栅极布线、所述虚设栅极布线和所述第二虚设栅极布线在所述第一方向上以相同间距配置。5.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第二标准单元与所述第一标准单元相邻配置，所述第一局部布线、所述第二局部布线和所述第五局部布线在所述第一方向上以相同间距配置，所述第三局部布线、所述第四局部布线和所述第六局部布线在所述第一方向上以相同间距配置。6.根据权利要求1所述的半导体集成电路装置，其特征在于：所述第五局部布线及所述第六局部布线与所述第三电源布线连接。7.根据权利要求6所述的半导体集成电路装置，其特征在于：所述半导体集成电路装置包括第三标准单元，所述第三标准单元以与所述第二标准单元在所述第二方向上相邻的方式配置，且不具有逻辑功能，所述第三标准单元包括第五电源布线、第六电源布线、第七局部布线以及第八局部布线，所述第五电源布线沿所述第一方向延伸，供给所述第一电源电压，所述第六电源布线沿所述第一方向延伸，供给所述第二电源电压，所述第七局部布线在所述深度方向上与所述第一局部布线及所述第二局部布线配置于同层，所述第八局部布线在所述深度方向上与所述第三局部布线及所述第四局部布线配置于同层，俯视时，所述第八局部布线与所述第七局部布线具有重合部分，所述第七局部布线及所述第八局部布线与所述第五电源布线连接，所述第五局部布线与所述第七局部布线连接，所述第六局部布线与所述第八局部布线连接。8.一种半导体集成电路装置，其特征在于：所述半导体集成电路装置包括多个单元列，所述多个单元列分别包括沿第一方向并排配置的多个标准单元，作为所述多个单元列之一的第一单元列包括第一标准单元和第二标准单元，所述第一标准单元具有逻辑功能，所述第二标准单元配置于所述第一单元列的两端中的至少一者，且不具有逻辑功能，所述第一标准单元包括第一电源布线、第二电源布线、第一晶体管、第二晶体管、栅极布线、第一局部布线及第二局部布线、以及第三局部布线及第四局部布线，所述第一电源布线沿所述第一方向延伸，供给第一电源电压，所述第二电源布线沿所述第一方向延伸，供给与所述第一电源电压不同的第二电源电压，
所述第一晶体管是第一导电型的立体构造晶体管，所述第二晶体管是在深度方向上形成于比所述第一晶体管高的位置的第二导电型的立体构造晶体管，所述栅极布线沿与所述第一方向垂直的第二方向和所述深度方向延伸，成为所述第一晶体管及所述第二晶体管的栅极，所述第一局部布线及所述第二局部布线沿所述第二方向延伸，分别与所述第一晶体管的源极及漏极连接，所述第三局部布线及所述第四局部布线沿所述第二方向延伸，分别与所述第二晶体管的源极及漏极连接，所述第二标准单元包括第三电...

【专利技术属性】
技术研发人员：小室秀幸，鹤田智也，中冈康广，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：