GaN器件结构及其制备方法技术

本发明专利技术的GaN器件结构及其制备方法，制备包括：提供衬底；制备GaN沟道层、势垒层、中间保护层、第一器件电极；在第一器件电极周围的中间保护层上制备第二栅极；制备栅氧层、In2O3沟道层以及第二源极和第二漏极。本发明专利技术在GaN器件的基础上，引入In2O3器件，利用In2O3MOSFET器件来控制常开耗尽型GaN器件开启，解决了GaN常开型器件局限，实现normally

【技术实现步骤摘要】
GaN器件结构及其制备方法


[0001]本专利技术属于集成电路制造
，特别是涉及一种GaN器件结构及其制备方法。

技术介绍

[0002]GaN材料的研究与应用是目前全球半导体研究的前沿和热点，是研制微电子器件、光电子器件的新型半导体材料，被誉为是继第一代Ge、Si半导体材料、第二代GaAs、InP化合物半导体材料之后的第三代半导体材料。它具有宽的直接带隙、强的原子键、高的热导率、化学稳定性好(几乎不被任何酸腐蚀)等性质和强的抗辐照能力。
[0003]然而，对于常开耗尽型GaN器件，即栅极在零栅压情况下，沟道也是导通的，需要施加额外的负栅压才能关断沟道，阈值电压为负值，显然将这种器件应用在电力电子领域会加大电路设计的难度，增大转换功耗。
[0004]因此，如何提供一种GaN器件结构及其制备方法，以解决现有技术的上述问题实属必要。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种GaN器件结构及其制备方法，用于解决现有技术中常开耗尽型GaN器件的局限以及开关难以有效控制、工艺复杂等问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种GaN器件结构的制备方法，所述制备方法包括如下步骤：
[0007]提供衬底；
[0008]在所述衬底上制备GaN沟道层及势垒层；
[0009]在所述势垒层上制备中间保护层；
[0010]制备第一器件电极，所述第一器件电极包括第一源极、第一漏极及第一栅极，所述第一源极、所述第一漏极及所述第一栅极贯穿所述中间保护层形成在所述势垒层表面；
[0011]在所述第一器件电极周围的所述中间保护层上制备第二栅极；
[0012]至少在所述第二栅极显露的表面制备栅氧层；
[0013]在所述栅氧层的表面形成In2O3沟道层；
[0014]在所述In2O3沟道层上制备第二源极和第二漏极，以得到所述GaN器件结构。
[0015]可选地，所述中间保护层的特征包括下列条件中的至少一者：A1)所述中间保护层包括高K介质层及SiN层中的任意一种；A2)所述中间保护层的厚度介于50
‑
500nm之间。
[0016]可选地，形成所述第一源极和第一漏极之前包括步骤：去除对应位置的所述中间保护层，以显露所述势垒层；对显露的所述势垒层的表面进行改性处理，所述改性处理的方式包括依次进行臭氧处理、酸性试剂处理以及等离子体处理的工艺；和/或，形成所述第一栅极之前包括步骤：去除对应位置的所述中间保护层，以显露所述势垒层；对显露的所述势垒层的表面进行改性处理，所述改性处理的方式包括依次进行臭氧处理及酸性试剂处理的
工艺。
[0017]可选地，所述栅氧层包括高K介质层。
[0018]可选地，所述栅氧层的厚度介于5
‑
20nm之间。
[0019]可选地，所述栅氧层的形成方式包括：采用ALD沉积方式，沉积温度介于150
‑
200℃。
[0020]可选地，将所述第二源极连接所述第一栅极，将所述第二漏极连接所述第一源极，以实现基于In2O3器件对GaN器件的开关控制。
[0021]可选地，形成所述In2O3沟道层的方式包括：与所述栅氧层基于同一腔室完成，且均采用ALD工艺制备。
[0022]可选地，所述In2O3沟道层的厚度介于1
‑
2nm之间。
[0023]可选地，基于ALD沉积的过程中，所述栅氧层的沉积温度介于150
‑
200℃之间；所述In2O3沟道层的沉积温度介于220
‑
250℃之间。
[0024]可选地，所述In2O3沟道层的沉积过程中利用(CH3)3In(TMIn)作为In气源，H2O或O2作为O气源，沉积得到In2O3薄膜。
[0025]另外，本专利技术还提供一种GaN器件结构，其中，所述GaN器件结构优选采用本专利技术的制备方法制备得到，当然，也可以采用其他工艺制备，所述GaN器件结构包括：
[0026]衬底；
[0027]GaN沟道层，形成在所述衬底上；
[0028]势垒层，形成在所述GaN沟道层上；
[0029]中间保护层，形成在所述势垒层上；
[0030]第一器件电极，包括第一源极、第一漏极及第一栅极，所述第一源极、所述第一漏极及所述第一栅极贯穿所述中间保护层形成在所述势垒层表面；
[0031]第二栅极，形成在所述中间保护层上且位于所述第一器件电极的周围；
[0032]栅氧层，至少形成在所述第二栅极显露的表面；
[0033]In2O3沟道层，形成层在所述栅氧层的表面；
[0034]第二源极和第二漏极，形成在所述In2O3沟道层上。
[0035]可选地，A1)所述中间保护层包括高K介质层及SiN层中的任意一种；A2)所述中间保护层的厚度介于50
‑
500nm之间。
[0036]可选地，所述栅氧层包括高K介质层，所述栅氧层的厚度介于5
‑
20nm之间。
[0037]可选地，所述In2O3沟道层的厚度介于1
‑
2nm之间，基于ALD沉积工艺制备得到，其中，沉积过程中利用(CH3)3In(TMIn)作为In气源，H2O或O2作为O气源。
[0038]如上所述，本专利技术的GaN器件结构及其制备方法，在GaN器件的基础上，引入In2O3器件，且In2O3器件与GaN器件异质集成，只需在完成GaN器件工艺基础上，增加额外几步后道工艺，即可完成In2O3器件的制备，利用In2O
3 MOSFET器件来控制常开耗尽型GaN器件开启，解决了GaN常开型器件局限，实现normally
‑
off(常关)功能，在整体上实现增强型器件功能；另外，解决了连接Si器件进行开关控制的工艺复杂问题，尺寸问题，性能问题，降低了成本，In2O
3 MOSFET相较于Si MOSFET，与后道工艺兼容，即无需复杂工艺制程，在完成GaN器件工艺前道制程后，额外增加几步非高温制程，即可完成，开关速度快。
附图说明
[0039]图1显示为本专利技术实施例中GaN器件结构的制备工艺流程图。
[0040]图2
‑
10显示为本专利技术实施例中GaN器件结构制备的各步骤的结构示意图。
[0041]元件标号说明
[0042]101
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
[0043]102
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
GaN沟道层
[0044]103
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
势垒层
[0045]104
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
中间保护层
[0046]105
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种GaN器件结构的制备方法，其特征在于，所述制备方法包括如下步骤：提供衬底；在所述衬底上制备GaN沟道层及势垒层；在所述势垒层上制备中间保护层；制备第一器件电极，所述第一器件电极包括第一源极、第一漏极及第一栅极，所述第一源极、所述第一漏极及所述第一栅极贯穿所述中间保护层形成在所述势垒层表面；在所述第一器件电极周围的所述中间保护层上制备第二栅极；至少在所述第二栅极显露的表面制备栅氧层；在所述栅氧层的表面形成In2O3沟道层；以及在所述In2O3沟道层上制备第二源极和第二漏极，以得到所述GaN器件结构。2.根据权利要求1所述的GaN器件结构的制备方法，其特征在于，所述中间保护层的特征包括下列条件中的至少一者：A1)所述中间保护层包括高K介质层及SiN层中的任意一种；A2)所述中间保护层的厚度介于50
‑
500nm之间。3.根据权利要求1所述的GaN器件结构的制备方法，其特征在于，形成所述第一源极和第一漏极之前包括步骤：去除对应位置的所述中间保护层，以显露所述势垒层；对显露的所述势垒层的表面进行改性处理，所述改性处理的方式包括依次进行臭氧处理、酸性试剂处理以及等离子体处理的工艺；和/或，形成所述第一栅极之前包括步骤：去除对应位置的所述中间保护层，以显露所述势垒层；对显露的所述势垒层的表面进行改性处理，所述改性处理的方式包括依次进行臭氧处理及酸性试剂处理的工艺。4.根据权利要求1所述的GaN器件结构的制备方法，其特征在于，所述栅氧层包括高K介质层；所述栅氧层的厚度介于5
‑
20nm之间。5.根据权利要求1所述的GaN器件结构的制备方法，其特征在于，所述制备方法还包括步骤：将所述第二源极连接所述第一栅极，将所述第二漏极连接所述第一源极，以实现基于In2O3器件对GaN器件的开关控制。6.根据权利要求1
‑
5...

【专利技术属性】
技术研发人员：莫炯炯，郁发新，王志宇，
申请(专利权)人：浙江大学，
类型：发明
国别省市：