存储系统、存储器件、预驱动器及预驱动器的控制方法技术方案

本申请提供控制存储器数据信号占空比的装置存储系统、存储器件、预驱动器及预驱动器的控制方法，其中预驱动器包括：多级信号增强单元，用于接收数据输入信号，多个所述信号增强单元级联，前一级所述信号增强单元的输出信号作为后一级所述信号增强单元的输入信号；多级电阻调节单元，其中每一级所述电阻调节单元与每一级所述信号增强单元串联连接，并且每一对相互串联连接的所述电阻调节单元和所述信号增强单元位于电源端与接地端之间，每一级所述电阻调节单元用于接收门控信号和控制信号，并且用于接收所述门控信号和所述控制信号，并调节所述电阻调节单元的等效电阻。调节所述电阻调节单元的等效电阻。调节所述电阻调节单元的等效电阻。

【技术实现步骤摘要】
存储系统、存储器件、预驱动器及预驱动器的控制方法


[0001]本申请涉及存储器，还涉及一种控制存储器数据信号占空比的装置存储系统、存储器件、预驱动器及预驱动器的控制方法。

技术介绍

[0002]存储器中包括有时序逻辑电路。NAND闪存(Not AND flash)作为一种非易失性存储器，具有容量大、读写速度快、功耗低的特点。双数据速率(Double Data Rate，简称DDR)作为一种存储器的数据传输方式，在NAND闪存中得到广泛的应用。
[0003]当DDR存储器处于操作状态时，将数据输入信号(Din信号)输入至预驱动器(Pre Driver，简称PRE_DRV)，以提高数据输入信号的上拉(pull up)和下拉(pull down)速度。
[0004]然而，预驱动器的漏电流通常较大。因此，可在预驱动器的每一级电路中串联具有较小漏电流的开关元件，通过门控(Power Gating)信号控制所述开关元件的导通和截止。当预驱动器处于工作状态时，使所述开关元件导通；当预驱动器处于非工作，即待机(standby)状态时，使所述开关本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种预驱动器，其特征在于，包括：多级信号增强单元，用于接收数据输入信号，多个所述信号增强单元级联，前一级所述信号增强单元的输出信号作为后一级所述信号增强单元的输入信号；多级电阻调节单元，其中每一级所述电阻调节单元与每一级所述信号增强单元串联连接，并且每一对相互串联连接的所述电阻调节单元和所述信号增强单元位于电源端与接地端之间，每一级所述电阻调节单元用于接收门控信号和控制信号，并且用于接收所述门控信号和所述控制信号，并调节所述电阻调节单元的等效电阻。2.根据权利要求1所述的预驱动器，其特征在于，所述信号增强单元为反相器。3.根据权利要求2所述的预驱动器，其特征在于，所述反相器包括第一晶体管和第二晶体管，其中，所述第一晶体管的栅极端与所述第二晶体管的栅极端连接，以接收所述数据输入信号，所述第一晶体管的第一端与所述电源端连接，所述第一晶体管的第二端与所述第二晶体管的第一端连接，以输出经反相的所述数据输入信号，以及所述第二晶体管的第二端与所述电阻调节单元连接。4.根据权利要求3所述的预驱动器，其特征在于，所述第一晶体管为PMOS晶体管，所述第一晶体管的第一端为源极端、第二端为漏极端；所述第二晶体管为NMOS晶体管，所述第二晶体管的第一端为源极端、第二端为漏极端。5.根据权利要求4所述的预驱动器，其特征在于，所述多级电阻调节单元，用于共同接收同一门控信号。6.根据权利要求1
‑
5中任意一项所述的预驱动器，其特征在于，每一级所述电阻调节单元包括第三晶体管和第四晶体管，其中，所述第三晶体管的栅极端，用于接收所述门控信号，所述第四晶体管的栅极端，用于接收所述控制信号，以及所述第三晶体管的第一端和所述第四晶体管的第一端共同连接至所述信号增强单元，所述第三晶体管的第二端和所述第四晶体管的第二端共同连接至所述接地端。7.根据权利要求6所述的预驱动器，其特征在于，所述第三晶体管和所述第四晶体管均为NMOS晶体管，所述第三晶体管的第一端为源极端、第二端为漏极端，所述第四晶体管的第一端为源极端、第二端为漏极端。8.根据权利要求7所述的预驱动器，其特征在于，所述第一晶体管和所述第二晶体管具有相同的第一导通电阻值；所述第三晶体管和所述第四晶体管具有相同的第二导通电阻值；以及所述第一导通电阻值大于所述第二导通电阻值。9.根据权利要求8所述的预驱动器，其特征在于，所述...

【专利技术属性】
技术研发人员：陈嘉伟，林尚伍，宋航，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：