本发明专利技术公开了一种SiC MOSFET子模组单元及其压接型封装，属于半导体器件封装技术领域，解决了现有SiC功率芯片难以压接封装的问题。SiCMOSFET子模组单元包括DBC陶瓷基板、源极钼片、SiCMOSFET芯片阵列以及漏极钼片；所述源极钼片下表面对称设有N个第一凸起，所述第一凸起分别与N个SiCMOSFET芯片相连，并露出SiCMOSFET芯片的栅极和源极，所述漏极钼片上表面设置有N个用于连接和定位SiCMOSFET芯片的第二凸起，所述SiCMOSFET芯片阵列由N个SiCMOSFET芯片组成，其露出的栅极和源极连接至DBC陶瓷基板。本发明专利技术提高了模块的功率密度，增强了散热能力，提高了装置可靠性，模块内部使用硅凝胶填充提高了模块的绝缘水平，可以应用在高压领域。用在高压领域。用在高压领域。
【技术实现步骤摘要】
一种SiC MOSFET子模组单元及其压接型封装
[0001]本专利技术属于电力半导体封装
，具体涉及一种SiC MOSFET子模组单元及其压接型封装。
技术介绍
[0002]SiCMOSFET作为宽禁带功率半导体器件，相比于传统的硅器件具有很多优势，比如工作温度更高、通态损耗更低、开关频率更高和临界击穿场强更大等特点。随着碳化硅功率器件应用的逐渐推广，目前针对高压碳化硅功率器件的封装，还没有成熟统一的形式。
[0003]目前现有的功率器件封装形式主要分为两种：焊接型封装和压接型封装。其中焊接型封装采用键合线的形式将芯片与功率回路相连接，主要用于中低压(650至3300V)应用场景，在高压应用领域，焊接型封装易发生键合引线脱落、焊接层疲劳等故障，故主要采用压接型封装结构。
[0004]压接型封装结构具有易于串联，双面散热能力，高功率密度，高可靠性以及独特的失效短路模式等优点。压接型封装结构主要分为两种：凸台式压接和弹簧式压接。
[0005]采用凸台式压接结构的主要有Toshiba的IEGT系列和Westcode的PressPack系列，最高电压电流等级都已经达到4.5kV/3kA。此种结构模块内部芯片组装在一个大的钼盘上，每个芯片的集电极侧接触占据一个小的钼方格。校准框确定芯片的相互位置。带有栅极接触区切口的方形小钼片连接至发射极。栅极连接用弹簧来实现。此种结构对内部各个凸台的加工精度以及芯片的一致性要求非常高。
[0006]采用弹簧式压接结构的主要以ABB是StakPak系列为代表，其内部使用多个弹簧来均衡施加在芯片上的压力，对模块底板加工精度要求有所降低。但是由于弹簧侧的热阻较高，使得此种压接结构为单面散热，同时在长时间工作后，容易出现弹簧应力松弛，降低了可靠性。
[0007]压接型封装目前多用于硅IGBT芯片的封装，碳化硅器件整体尺寸及栅极面积相比硅器件更小，栅极区域难以通过弹簧引出；功率密度更大，对模块的绝缘及散热能力提出来更高的要求，因此其难以直接应用传统硅器件的压接型封装技术进行封装，而目前针对高压碳化硅器件的封装技术尚不成熟，难以充分发挥器件本身性能的优势。
技术实现思路
[0008]本专利技术的目的在于提供一种SiC MOSFET子模组单元及其压接型封装，以克服碳化硅器件难以进行压接型封装的问题，本专利技术提高了模块的功率密度，双面散热结构增强了散热能力，提高了装置可靠性，可以应用在高压领域。
[0009]为达到上述目的，本专利技术采用如下技术方案：
[0010]一种SiC MOSFET子模组单元，包括：
[0011]DBC陶瓷基板、源极钼片、SiCMOSFET芯片阵列以及漏极钼片；
[0012]所述源极钼片下表面对称设有N个第一凸起，所述第一凸起分别与N个SiCMOSFET
芯片阵列相连，并露出SiCMOSFET芯片阵列的栅极和部分源极；
[0013]所述漏极钼片上表面设置有N个用于连接和定位SiCMOSFET芯片阵列的第二凸起，第二凸起与所述SiCMOSFET芯片阵列的漏极相连；
[0014]所述SiCMOSFET芯片阵列由N个SiCMOSFET芯片组成，露出的栅极和源极分别连接至DBC陶瓷基板。
[0015]进一步地，所述第一凸起、第二凸起和SiCMOSFET芯片阵列的数量均为4个、6个或8个。
[0016]进一步地，所述第一凸起与SiCMOSFET芯片阵列通过纳米银烧结相连。
[0017]进一步地，所述第二凸起与SiCMOSFET芯片阵列通过纳米银烧结相连。
[0018]进一步地，所述栅极和源极通过键合线连接至DBC陶瓷基板。
[0019]一种SiC MOSFET子模组单元的压接型封装，包括：
[0020]源极端子、外壳、SiCMOSFET子模组单元、漏极端子；
[0021]所述源极端子和漏极端子的外沿通过外壳连接；
[0022]所述源极端子下侧设置有若干源极凸台；
[0023]所述漏极端子的上表面对应设置有若干漏极凸台；
[0024]每个所述源极凸台与对应的漏极凸台之间设置有一个SiCMOSFET子模组单元。
[0025]进一步地，所述源极凸台与所述SiCMOSFET子模组单元内的源极钼片上表面相连，所述漏极凸台与所述SiCMOSFET子模组单元内的漏极钼片下表面相连。
[0026]进一步地，所述漏极凸台与漏极钼片下表面通过纳米银烧结相连。
[0027]进一步地，所述外壳内在漏极端子一侧填充有硅凝胶，硅凝胶覆盖住SiCMOSFET阵列。
[0028]进一步地，所述漏极凸台间隙中设置有PCB基板，在PCB基板一侧设置辅助源极端子和栅极端子，辅助源极端子和栅极端子通过键合线连接到DBC陶瓷基板。
[0029]与现有技术相比，本专利技术具有以下有益的技术效果：
[0030]本专利技术将N片SiCMOSFET芯片同时组合为一个子模组，增加了源极钼片与漏极钼片面积，优化了芯片压接时的受力分布，解决了单个SiCMOSFET芯片面积过小无法进行压接型封装的问题，同时增加了功率密度。
[0031]源极钼片下表面被切割成四块凸起区域，并与SiCMOSFET芯片的源极通过纳米银烧结相连，同时漏极钼片上表面也通过纳米银烧结与SiCMOSFET芯片相连，进行压接型封装时各个子模组源极钼片与源极凸台、漏极钼片与漏极凸台均通过纳米银烧结相连，因此模块有效地降低了寄生参数。
[0032]子模组内部芯片分布对称，整体封装时各模组之间也保持对称分布，降低了内部杂散电感分布，同时芯片间杂散电感分布相似，改善了内部的均流特性。
[0033]PCB基板设置在多个漏极凸台间隙之中，通过键合线连接到所述SiC MOSFET芯片阵列的栅极和源极，并且PCB基板内栅极回路和开尔文源回路分别处于两层结构中，合理地引出了开尔文源，避免了功率回路和驱动回路存在交叉的现象；本专利技术实现了凸台式的封装结构，具有双面散热的优点。
附图说明
[0034]说明书附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。
[0035]图1为本专利技术SiCMOSFET子模组单元主视图；
[0036]图2、图3和图4为本专利技术SiCMOSFET子单元模组的分解示意图；
[0037]图5为本专利技术SiCMOSFET压接型封装的结构示意图；
[0038]图6为本专利技术SiCMOSFET压接型封装的结构剖面示意图。
[0039]其中，1
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DBC陶瓷基板，2
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源极钼片，3
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SiCMOSFET芯片阵列，4
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漏极钼片，5
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栅极，6
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源极，7
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源极端子，8
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外壳，9
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SiCM本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种SiC MOSFET子模组单元，其特征在于，包括：DBC陶瓷基板(1)、源极钼片(2)、SiCMOSFET芯片阵列(3)以及漏极钼片(4)；所述源极钼片(2)下表面对称设有N个第一凸起，所述第一凸起分别与N个SiCMOSFET芯片阵列(3)相连，并露出SiCMOSFET芯片阵列(3)的栅极(5)和部分源极(6)；所述漏极钼片(4)上表面设置有N个用于连接和定位SiCMOSFET芯片阵列(3)的第二凸起，第二凸起与所述SiCMOSFET芯片阵列(3)的漏极相连；所述SiCMOSFET芯片阵列(3)由N个SiCMOSFET芯片组成，露出的栅极(5)和源极(6)分别连接至DBC陶瓷基板(1)。2.根据权利要求1所述的一种SiC MOSFET子模组单元，其特征在于，所述第一凸起、第二凸起和SiCMOSFET芯片阵列(3)的数量均为4个、6个或8个。3.根据权利要求1所述的一种SiC MOSFET子模组单元，其特征在于，所述第一凸起与SiCMOSFET芯片阵列(3)通过纳米银烧结相连。4.根据权利要求1所述的一种SiC MOSFET子模组单元，其特征在于，所述第二凸起与SiCMOSFET芯片阵列(3)通过纳米银烧结相连。5.根据权利要求1所述的一种SiC MOSFET子模组单元，其特征在于，所述栅极(5)和源极(6)通过键合线连接至DBC陶瓷基板(1)。6.一种基于权利要求1
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5任一项所述的SiC MOS...
【专利技术属性】
技术研发人员：王来利，王海骅，马定坤，赵成，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：
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