包括垂直堆叠的有源SOI器件的带隙基准电路制造技术

本发明专利技术涉及包括垂直堆叠的有源SOI器件的带隙基准电路。本公开的实施例提供了一种带隙基准电路，包括：第一垂直堆叠结构和第二垂直堆叠结构，该第一垂直堆叠结构和第二垂直堆叠结构各自包括：P型衬底；P阱区，其位于P型衬底内；N型势垒区，其位于P型衬底和P阱区之间，P阱区和N型势垒区形成PN结；场效应晶体管(FET)，其位于P阱区上方，通过掩埋绝缘体层而与P阱区分隔开，P阱区形成FET的背栅；以及第一电压源，其耦接到P阱并向在P阱区和N型势垒区之间的PN结处形成的二极管施加正向偏置。结处形成的二极管施加正向偏置。结处形成的二极管施加正向偏置。

【技术实现步骤摘要】
包括垂直堆叠的有源SOI器件的带隙基准电路


[0001]本公开涉及集成电路，更具体地涉及包括垂直堆叠的有源绝缘体上硅(SOI)器件的带隙基准电路。

技术介绍

[0002]在许多现有技术的集成电路中，需要这样的精确电压基准：该电压基准具有对电源电压的低灵敏度、对可变工艺和模型参数的低灵敏度以及对温度的低灵敏度。硅的带隙电压与电源电压无关，几乎与温度无关，而且几乎不依赖于工艺。由于这些原因，当今使用的多数精确电压基准被设计为具有与带隙电压成比例的输出电压。这种电压基准被称为“带隙基准”。
[0003]许多常规带隙基准电路利用采取二极管连接配置的双极型晶体管。当使用互补绝缘体上金属(CMOS)器件实现带隙基准电路时，双极型晶体管是使用采取二极管连接配置的寄生垂直堆叠的PNP(VPNP)器件来实现的。然而，与周围的CMOS器件相比，VPNP器件通常非常大。

技术实现思路

[0004]本公开的第一方面涉及一种带隙基准电路，包括：第一垂直堆叠结构和第二垂直堆叠结构，所述第一垂直堆叠结构和所述第二垂直堆叠结构各自包括：P型衬底；P阱区，其位于所述P型衬底内；N型势垒区，其位于所述P型衬底和所述P阱区之间，所述P阱区和所述N型势垒区形成PN结；场效应晶体管(FET)，其位于所述P阱区上方，通过掩埋绝缘体层而与所述P阱区分隔开，所述P阱区形成所述FET的背栅；以及第一电压源，其耦接到所述P阱并向在所述P阱区和所述N型势垒区之间的所述PN结处形成的二极管施加正向偏置。
[0005]本公开的第二方面涉及一种集成电路，包括：用于产生基准电流的带隙基准电路，所述带隙基准电路包括：第一垂直堆叠结构和第二垂直堆叠结构，所述第一垂直堆叠结构和第二垂直堆叠结构各自包括：P型衬底；P阱区，其位于所述P型衬底内；N型势垒区，其位于所述P型衬底和所述P阱区之间，所述P阱区和所述N型势垒区形成PN结；场效应晶体管(FET)，其位于所述P阱区上方，通过掩埋绝缘体层而与所述P阱区分隔开，所述P阱区形成所述FET的背栅，其中所述第一垂直堆叠结构中的所述FET和所述第二垂直堆叠结构中的所述FET形成电流镜；以及第一电压源，其耦接到所述P阱并向在所述P阱区和所述N型势垒区之间的所述PN结处形成的二极管施加正向偏置，其中所述第一电压源同时偏置所述FET的所述背栅。
[0006]本公开的第三方面涉及一种具有垂直堆叠的有源绝缘体上硅(SOI)器件的带隙基准电路，包括：P型衬底；P阱区，其位于所述P型衬底内；N型势垒区，其位于所述P型衬底和所述P阱区之间，所述P阱区和所述N型势垒区形成PN结；场效应晶体管(FET)，其位于所述P阱区上方，通过掩埋绝缘体层而与所述P阱区分隔开，所述P阱区形成所述FET的背栅；以及第一电压源，其耦接到所述P阱并向在所述P阱区和所述N型势垒区之间的所述PN结处形成的
二极管施加正向偏置，其中所述第一电压源同时偏置所述FET的所述背栅。
[0007]通过下面对本公开的实施例的更具体的描述，本公开的上述和其他特征将变得显而易见。
附图说明
[0008]将参考以下附图详细描述本公开的实施例，其中相同的参考标号表示相同的元素。
[0009]图1示出了常规带隙基准电路。
[0010]图2示出了根据实施例的具有垂直堆叠的有源绝缘体上硅(SOI)器件的半导体结构。
[0011]图3是根据实施例的图2所示的半导体结构200的等效电路。
[0012]图4是根据实施例的采取二极管连接配置的图2的半导体结构的等效电路。
[0013]图5示出了根据实施例的带隙基准电路。
[0014]图6示出了根据实施例的带隙基准电路。
[0015]图7示出了由根据实施例的带隙基准电路提供的面积减小的示例。
[0016]图8示出了常规带隙基准电路和根据实施例的带隙基准电路在不同温度下的输出电压(测量的和模拟的)。
[0017]图9示出了常规带隙基准电路和根据实施例的带隙基准电路在不同电源电压下的输出电压(测量的和模拟的)。
[0018]请注意，本公开的附图不一定按比例绘制。附图旨在仅描绘本公开的典型方面，因此不应被视为限制本公开的范围。在附图中，相同的标号表示附图之间相同的要素。
具体实施方式
[0019]在下面的描述中，参考形成其一部分的附图，并且在附图中通过图示的方式示出了可以实践本教导的特定示例性实施例。足够详细地描述了这些实施例以使本领域技术人员能够实践本教导，并且应当理解，在不脱离本教导的范围的情况下，可以使用其他实施例并且可以进行改变。因此，以下描述仅是说明性的。
[0020]本文描述了根据实施例的使用垂直堆叠的有源绝缘体上硅(SOI)器件实现的带隙基准电路。通过在二极管上方堆叠有源SOI器件(例如，场效应晶体管(FET))以显著减小带隙基准电路所需的面积来提供极为紧凑的带隙基准电路。
[0021]图1示出了常规互补绝缘体上金属(CMOS)带隙基准电路200。带隙基准电路200包括FET 102、104；运算放大器106；电阻器R1、R2、R3，以及采取二极管连接配置的双极型晶体管(BJT)108、110(例如，寄生VPNP器件)。
[0022]带隙基准电路100用于产生在宽温度范围内保持稳定的基准电压(～1.2V)。运算放大器106确保节点“a”和“b”处的电压是相同的电压。存在由两个BJT 108、120的器件尺寸差异(例如，在该示例中为8:1)引起的两个BJT 108、120之间的电压差。该电压出现在电阻器R1的两端，因此被称为“与绝对温度成比例的”(PTAT)电压。通常，为了在带隙基准电路100的设计中获得BJT 108、110之间的尺寸差N，在设计中复制并放置N次BJT 108以产生BJT 110，从而导致BJT 108和BJT 110之间的尺寸比为1:N。
[0023]与PTAT电压形成对比，BJT 108、110两端的电压是“与绝对温度互补的”(CTAT)电压。CTAT电压和使用电阻器R2而按比例放大的PTAT电压相加在一起，从而消除了它们的温度依赖性。连接电阻器R2和R3的节点处的最终输出电压V
OUT
在整个温度范围内保持大致恒定。
[0024]图2示出了根据实施例的包括垂直堆叠的有源绝缘体上硅(SOI)器件的半导体结构200(结构200)。图3示出了结构200的等效电路300。图4示出了具有采取二极管连接配置的结构200的等效电路400。如将在本文中更详细地呈现的，结构200可以被包括在带隙基准电路中以显著减低功率要求以及带隙基准电路所需的面积(例如，在集成电路(IC)芯片/器件上)。结构200包括位于FET垂直下方并与其垂直对齐的PNP结，该PNP结可用作BJT并且可被配置为用作二极管。在本文中，“垂直对齐的”或“垂直对齐”是指定位在两个PN结垂直上方的FET，这两个PN结一起形成PNP结，并且相对于跨FET的源至漏(source
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【技术保护点】

【技术特征摘要】
1.一种带隙基准电路，包括：第一垂直堆叠结构和第二垂直堆叠结构，所述第一垂直堆叠结构和所述第二垂直堆叠结构各自包括：P型衬底；P阱区，其位于所述P型衬底内；N型势垒区，其位于所述P型衬底和所述P阱区之间，所述P阱区和所述N型势垒区形成PN结；场效应晶体管(FET)，其位于所述P阱区上方，通过掩埋绝缘体层而与所述P阱区分隔开，所述P阱区形成所述FET的背栅；以及第一电压源，其耦接到所述P阱并向在所述P阱区和所述N型势垒区之间的所述PN结处形成的二极管施加正向偏置。2.根据权利要求1所述的带隙基准电路，其中，第一电压源向在所述P阱区和所述N型势垒区之间的所述PN结处形成的二极管施加正向偏置。3.根据权利要求2所述的带隙基准电路，其中，所述第一电压源同时偏置所述FET的所述背栅。4.根据权利要求2所述的带隙基准电路，还包括：第二电压源，其耦接到所述N型势垒区并向在所述P型衬底和所述N型势垒区之间形成的PN结施加反向偏置；以及第三电压源，其耦接到所述P型衬底并向在所述P型衬底和所述N型势垒区之间形成的所述PN结施加反向偏置。5.根据权利要求1所述的带隙基准电路，其中，所述N型势垒区和所述P型衬底接地。6.根据权利要求1所述的带隙基准电路，其中，所述第一垂直堆叠结构中的所述FET和所述第二垂直堆叠结构中的所述FET形成电流镜。7.根据权利要求1所述的带隙基准电路，其中，所述第一垂直堆叠结构和所述第二垂直堆叠结构的每一个中的所述FET包括源极、漏极和栅极，并且其中，所述带隙基准电路还包括运算放大器，所述运算放大器具有耦接到所述第一垂直堆叠结构和所述第二垂直堆叠结构的每一个中的所述FET的所述栅极的输出。8.根据权利要求7所述的带隙基准电路，其中，所述运算放大器包括耦接到第一节点的第一输入和耦接到第二节点的第二输入，其中，所述第一节点耦接到所述第一垂直堆叠结构中的所述FET的背栅。9.根据权利要求8所述的带隙基准电路，其中，所述带隙基准电路还包括：第一电阻器，其耦接在所述第二节点和所述第二垂直堆叠结构中的所述FET的所述背栅之间；第二电阻器，其耦接在所述第二节点和所述第二垂直堆叠结构中的所述FET的所述漏极之间；以及第三电阻器，其耦接在所述第一节点和所述第一垂直堆叠结构中的所述FET的漏极之间。10.根据权利要求9所述的带隙基准电路，其中，所述第一电阻器两端的电压是与绝对温度成比例的(PTAT)电压，并且其中，在所述第一堆叠器件和所述第二堆叠器件的每一个
中的所述P阱区和所述N型势垒区之间的所述PN结处形成的所述二极管两端的电压是与绝对温度互补的(CTAT)电压。11.根据权利要求10所述的带隙基准电路，还包括连接到所述第二电阻器和所述第三电阻器的输出节点，所述输出节点输出基准电压。12.根据权利要求7所述的带隙基准电路，其中，所述第一垂直堆叠结构和所述第二垂直堆叠结构的每一个中的所述FET的所述源极耦接到电源电压。13.一种集成电路，包括：用于产生基准电流的带隙基准电路，所述带隙基准电路包括：第一垂直堆叠结构和第二垂直堆叠结构，所述第一垂直堆叠结构和所述第二垂直堆叠结构各自包括：P型衬底；P阱区...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：格芯美国集成电路科技有限公司，
类型：发明
国别省市：