用于集成电路布局的系统和方法技术方案

公开了一种用于提供集成电路设计的方法。该方法包括接收并合成集成电路设计的表现描述。该方法包括基于合成的表现描述，通过对多个基于晶体管的单元进行布局布线来生成布局。该方法包括选择性地访问单元库，该单元库包括多个基于非晶体管的单元，多个基于非晶体管的单元中的每个均与相应的延迟值相关联。该方法包括通过插入多个基于非晶体管的单元中的一个或多个来更新布局。本申请的实施例提供了用于集成电路布局的系统和方法。

【技术实现步骤摘要】
用于集成电路布局的系统和方法
本申请的实施例涉及用于集成电路布局的系统和方法。
技术介绍
设计集成电路的一方面涉及确定时序性能以表征集成电路。通常，随着时间的流逝，集成电路设计(例如，超大规模集成电路(VLSI)设计)已经过渡到不断减小的部件尺寸。通过这种过渡，时序验证对于通过复杂的集成电路设计实现高电气性能变得至关重要。此外，快速准确的时序验证技术对于满足当今集成电路设计的产品上市时间要求至关重要。
技术实现思路
本申请的实施例提供了一种集成电路设计实施系统，包括：第一单元库，包括多个第一基于非晶体管的单元，所述多个第一基于非晶体管的单元中的每个均与相应的延迟值相关联；合成工具，被配置为：接收并合成电路设计的表现描述；和根据所述表现描述生成逻辑门级电路描述；布局布线工具，被配置为从所述逻辑门级电路描述生成布局；时序分析工具，被配置为：检测沿所述布局的时序路径的时序违规；确定所述时序违规的值；和基于所述确定来访问所述第一单元库以使所述布局布线工具通过将所述多个第一基于非晶体管的单元中的一个或多个插入所述时序路径中来更新所述布局；以及输出工具，被配置为将更新的布局输出到制造工具。本申请的实施例提供了一种用于提供集成电路设计的方法，包括：接收并合成集成电路设计的表现描述；基于合成的表现描述，通过对多个基于晶体管的单元进行布局布线来生成布局；选择性地访问单元库，所述单元库包括多个基于非晶体管的单元，所述多个基于非晶体管的单元中的每个均与相应的延迟值相关联；以及通过插入所述多个基于非晶体管的单元中的一个或多个来更新所述布局。本申请的实施例提供一种用于提供集成电路设计的处理系统程序产品，所述处理系统程序产品具有其上嵌有处理系统程序的非易失性处理系统可读介质，所述处理系统程序产品包括：用于接收和合成集成电路设计的表现描述的处理系统程序代码；用于从所述表现描述生成逻辑门级电路描述的处理系统程序代码；用于对多个基于晶体管的单元进行布局布线以生成布局的处理系统程序代码；用于检测沿所述布局的时序路径是否存在时序违规的处理系统程序代码；用于确定所述时序违规的类型和值的处理系统程序代码；用于访问包括多个基于非晶体管的单元的单元库的处理系统程序代码，所述多个基于非晶体管的单元中的每个均与相应的延迟值相关联；用于通过将所述多个基于非晶体管的单元中的一个或多个插入所述时序路径中来更新所述布局的处理系统程序代码；用于将更新的布局输出到制造工具的处理系统程序代码。附图说明当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比率绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图1示出根据一些实施例的处理系统的框图。图2示出根据一些实施例的电子设计自动化所使用的流程图。图3示出根据一些实施例由图2的电子设计自动化执行的用于更新物理布局的方法的流程图。图4示出根据一些实施例的示例集成电路设计。图5、图6、图7和图8示出根据一些实施例的可以被图2的电子设计自动化所使用的制造RC延迟单元的设计布局的各种示例。图9、图10-图11、图12和图13-图14分别示出根据一些实施例在那些单元被至少部分地制造时图5-图8的RC延迟单元的对应截面图。图15示出根据一些实施例的同时制造基于非晶体管的单元和基于晶体管的单元的方法的流程图。具体实施方式以下公开内容提供了许多不同的实施例或实例，以用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本专利技术在各个实例中可以重复参考数字和/或字母。这种重复是为了简明和清楚，但是其本身没有指明所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。通常，电子设计自动化(EDA)工具基于使用处理系统作为电路元件网表的集成电路的限定。提供单元库，该单元库指定可使用网表中电路元件的给定技术在物理实现中使用的单元的特性。库中的条目包括布局数据、性能数据(诸如延迟模型和功率模型)以及其他支持信息。为了实现(或有时称为合成)网表，从单元库中选择单元，将其放置在布局空间中，并在单元之间限定互连。单元的选择、单元的放置以及单元之间限定的互连有时称为布局布线。布局布线过程的结果是布局，其指定每个单元的相应组件/元件的物理形状和位置以及单元的互连。该布局随后可以制成集成电路。在生成布局时，通常执行时序分析以分析和验证集成电路的时序约束。在时序分析中，时序约束限定信号如何从集成电路的一个部分传播到另一部分。例如，时序约束可以限定从集成电路中的发送器/驱动器电路到接收器电路的上升信号(沿)和下降信号(沿)传播时间。时序分析可以将集成电路(设计)分解为多个时序路径(例如，数据路径、时钟路径、时钟门控路径、异步路径等)，计算沿每个时序路径的信号传播延迟，以及检查是否违反了集成电路内部以及输入/输出接口上的时序约束。例如，当信号没有如所限定的那样通过集成电路传播时，识别出时序违规。通常，时序违规可以分为两个主要类别：保持违规(holdviolation)和建立违规(setupviolation)。与时钟速度相比，数据信号通过时序路径传播得太快时，可能会发生保持违规。与时钟速度相比，数据信号通过时序路径传播得太慢时，可能会发生建立违规。保持和/或建立违规违反了集成电路的逻辑，并阻止集成电路执行其设计要执行的工作。在时序分析后，通常会发现一些时序路径在几皮秒的范围内有一个或多个保持违规。为了解决该问题，在现有技术中，将被实现为基于晶体管的单元的一个或多个延迟缓冲器插入违规时序路径中以消除保持违规(例如，通过沿时序路径调节延迟值)。但是，这可能会引发其他问题，例如，一个或多个建立违规，通常被限定为在几皮秒范围内的窗口(或裕度)内。这是因为基于晶体管的单元的对应延迟值通常在30至50皮秒的范围内。在这方面，基于布景线(scenicwire)贡献的相对较小的延迟值，一些现有技术已经提出将附加互连线(有时称为布景线)添加到违规时序路径中，而不是使用基于晶体管的单元。尽管可以在不触发建立违规的情况下解决保持违规问题，但是这种方法可能会引起其他问题。例如，在先进技术节点中，互连线的宽度和相邻互连线之间的间隔都保持缩小。插入这种布景线会显著增加设计集成电路的复杂度(例如，使设计规则检查(本文档来自技高网...

【技术保护点】
1.一种集成电路设计实施系统，包括：/n第一单元库，包括多个第一基于非晶体管的单元，所述多个第一基于非晶体管的单元中的每个均与相应的延迟值相关联；/n合成工具，被配置为：/n接收并合成电路设计的表现描述；和/n根据所述表现描述生成逻辑门级电路描述；/n布局布线工具，被配置为从所述逻辑门级电路描述生成布局；/n时序分析工具，被配置为：/n检测沿所述布局的时序路径的时序违规；/n确定所述时序违规的值；和/n基于所述确定来访问所述第一单元库以使所述布局布线工具通过将所述多个第一基于非晶体管的单元中的一个或多个插入所述时序路径中来更新所述布局；以及/n输出工具，被配置为将更新的布局输出到制造工具。/n

【技术特征摘要】
20200518 US 63/026,506;20210309 US 17/195,9531.一种集成电路设计实施系统，包括：
第一单元库，包括多个第一基于非晶体管的单元，所述多个第一基于非晶体管的单元中的每个均与相应的延迟值相关联；
合成工具，被配置为：
接收并合成电路设计的表现描述；和
根据所述表现描述生成逻辑门级电路描述；
布局布线工具，被配置为从所述逻辑门级电路描述生成布局；
时序分析工具，被配置为：
检测沿所述布局的时序路径的时序违规；
确定所述时序违规的值；和
基于所述确定来访问所述第一单元库以使所述布局布线工具通过将所述多个第一基于非晶体管的单元中的一个或多个插入所述时序路径中来更新所述布局；以及
输出工具，被配置为将更新的布局输出到制造工具。


2.根据权利要求1所述的集成电路设计实施系统，其中，所述时序分析工具被配置为响应于确定与所述时序违规对应的延迟值满足预定条件而访问所述第一单元库。


3.根据权利要求2所述的集成电路设计实施系统，其中，所述预定条件包括小于约10皮秒的范围。


4.根据权利要求1所述的集成电路设计实施系统，其中，所述时序分析工具被配置为响应于确定所述时序违规的类型是保持时间违规而访问所述第一单元库。


5.根据权利要求1所述的集成电路设计实施系统，还包括第二单元库，所述第二单元库包括多个第二基于非晶体管的单元，所述第二基于非晶体管的单元中的每个均与相应的延迟值相关联，其中，所述多个第一基于非晶体管的单元具有第一单元高度，并且所述多个第二基于非晶体管的单元具有不同的第二单元高度。


6.根据权利要求5所述的集成电路设计实施系统，其中，所述...

【专利技术属性】
技术研发人员：于克南，邓庆文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71