高电子迁移率晶体管及其制作方法技术

本发明专利技术公开一种高电子迁移率晶体管及其制作方法，其中该制作方法为，主要先形成一图案化掩模于一基底上，然后利用图案化掩模去除基底以形成多个隆起部以及一受损层于该等隆起部上，然后去除该受损层，形成一阻障层于隆起部上，形成一P型半导体层于阻障层上，再形成一源极电极以及一漏极电极于P型半导体层两侧。

【技术实现步骤摘要】
高电子迁移率晶体管及其制作方法
本专利技术涉及一种高电子迁移率晶体管及其制作方法。
技术介绍
以氮化镓基材料(GaN-basedmaterials)为基础的高电子迁移率晶体管具有于电子、机械以及化学等特性上的众多优点，例如宽带隙、高击穿电压、高电子迁移率、大弹性模数(elasticmodulus)、高压电与压阻系数(highpiezoelectricandpiezoresistivecoefficients)等与化学钝性。上述优点使氮化镓基材料可用于如高亮度发光二极管、功率开关元件、调节器、电池保护器、面板显示驱动器、通讯元件等应用的元件的制作。
技术实现思路
本专利技术一实施例揭露一种制作高电子迁移率晶体管的方法，其主要先形成一图案化掩模于一基底上，然后利用图案化掩模去除基底以形成多个隆起部以及一受损层于该等隆起部上，然后去除该受损层，形成一阻障层于隆起部上，形成一P型半导体层于阻障层上，再形成一源极电极以及一漏极电极于P型半导体层两侧。本专利技术另一实施例揭露一种高电子迁移率晶体管，其主要包含多个隆起部沿着第一方向延伸于一基底上、P型半导体层沿着第二方向延伸于基底上、一阻障层设于基底以及P型半导体层之间以及一源极电极及一漏极电极设于P型半导体层两侧。附图说明图1至图7为本专利技术一实施例制作高电子迁移率晶体管的方法示意图；图8为本专利技术一实施例的高电子迁移率晶体管的立体结构示意图。主要元件符号说明12:基底14:缓冲层16:图案化掩模18:开口20:隆起部22:凹槽24:受损层26:阻障层28:P型半导体层30:图案化掩模32:保护层34:栅极电极36:源极电极38:漏极电极40:栅极结构具体实施方式请参照图1，图1为本专利技术一实施例制作一高电子迁移率晶体管的方法示意图，其中图1中半部为本专利技术制备高电子迁移率晶体管的一上视图，图1上半部为中半部沿着切线AA’的剖面示意图，图1下半部为中半部沿着切线BB’的剖面示意图。如图1所示，首先提供一基底12，例如一由硅、碳化硅或氧化铝(或可称蓝宝石)所构成的基底，其中基底12可为单层基底、多层基底、梯度基底或上述的组合。依据本专利技术其他实施例基底12又可包含一硅覆绝缘(silicon-on-insulator,SOI)基底。然后于基底12上形成一缓冲层14。在一实施例中，缓冲层14包含III-V族半导体例如氮化镓，其厚度可介于0.5微米至10微米之间。在一实施例中，可利用分子束外延制作工艺(molecular-beamepitaxy,MBE)、有机金属气相沉积(metalorganicchemicalvapordeposition,MOCVD)制作工艺、化学气相沉积(chemicalvapordeposition,CVD)制作工艺、氢化物气相外延(hydridevaporphaseepitaxy,HVPE)制作工艺或上述组合于基底12上形成缓冲层14。随后形成一图案化掩模16于缓冲层14上，其中图案化掩模16具有多个开口18暴露出部分缓冲层14表面。在本实施例中，图案化掩模16可由图案化光致抗蚀剂或介电材料如氮化硅所构成。请继续参照图2，图2为接续图1制备高电子迁移率晶体管的方法示意图，其中图2中半部为本专利技术制备高电子迁移率晶体管的一上视图，图2上半部为中半部沿着切线CC’的剖面示意图，图2下半部为中半部沿着切线DD’的剖面示意图。如图2所示，再利用图案化掩模16为掩模去除部分缓冲层14以形成多个隆起部20或山脊状结构以及多个凹槽22于隆起部20之间，其中隆起部20与凹槽22均沿着一第一方向延伸于基底12上。依据本专利技术一实施例，利用图案化掩模16去除部分缓冲层14以形成隆起部20及凹槽22的步骤可依据图案化掩模16的材料采用干蚀刻制作工艺或湿蚀刻制作工艺等方式来达成。举例来说，若图案化掩模16是由图案化光致抗蚀剂所构成，可采用干蚀刻制作工艺例如氧气等离子体制作工艺来去除部分缓冲层14以形成隆起部20及凹槽22。另外若图案化掩模16由介电材料如氮化硅所构成，则可采用湿蚀刻制作工艺利用如磷酸等蚀刻配方来去除部分缓冲层14形成隆起部20及凹槽22，这些变化形均属本专利技术所涵盖的范围。需注意的是，无论是采用上述干蚀刻制作工艺或湿蚀刻制作工艺于基底12或缓冲层14上形成山脊状的隆起部20，所使用的蚀刻配方均较佳于蚀刻制作工艺过程中损害部分缓冲层14表面，并于形成隆起部20的同时形成一受损层(damagedlayer)24于隆起部20表面或更具体而言凹槽22内的隆起部20表面。依据本专利技术一实施例，受损层24的材料较佳取决于缓冲层14本身所使用的材料，例如本实施例的缓冲层14若由氮化镓所构成，则受损层24则较佳包含氮化镓或更具体而言具有碳键结的氮化镓。另外又需注意的是，由于本实施例所制备的为高电子迁移率晶体管元件，因此在此阶段所形成隆起部20与凹槽22的尺寸规模包括其宽度与深度均远大于一般鳍状结构场效晶体管元件中鳍状结构的宽度与深度规模。例如在本实施例中，凹槽22以及/或隆起部20的宽度较佳大于180纳米或更佳介于180纳米至600纳米，此外凹槽22以及/或隆起部20的深度也较佳大于180纳米或更佳介于180纳米至600纳米。请继续参照图3，图3为接续图2制备高电子迁移率晶体管的方法示意图，其中图3中半部为本专利技术制备高电子迁移率晶体管的一上视图，图3上半部为中半部沿着切线EE’的剖面示意图，图3下半部为中半部沿着切线FF’的剖面示意图。如图3所示，接着先去除图案化掩模16，再进行一清洗制作工艺去除所有的受损层24并暴露出凹槽22内的缓冲层14。在本实施例中，清洗制作工艺所使用的清洗溶液可包含但不局限于盐酸(HCl)以及/或硫化铵((NH4)2S)。请继续参照图4，图4为接续图3制备高电子迁移率晶体管的方法示意图，其中图4中半部为本专利技术制备高电子迁移率晶体管的一上视图，图4上半部为中半部沿着切线GG’的剖面示意图，图4下半部为中半部沿着切线HH’的剖面示意图。如图4所示，然后全面性形成一阻障层26于隆起部20上。在本实施例中，阻障层较佳包含III-V族半导体例如氮化铝镓(AlxGa1-xN)，其中0<x<1，。如同上述形成缓冲层14的方式，可利用分子束外延制作工艺(molecular-beamepitaxy,MBE)、有机金属气相沉积(metalorganicchemicalvapordeposition,MOCVD)制作工艺、化学气相沉积(chemicalvapordeposition,CVD)制作工艺、氢化物气相外延(hydridevaporphaseepitaxy,HVPE)制作工艺或上述组合于隆起部20表面以及凹槽22内形成阻障层26但不填满凹槽22。请继续参照图5，图5为接续图4制备高电子迁移率晶体管的方法示意图，其中图5中半部为本专利技术制备高电子迁移率晶体管的一上视图本文档来自技高网...

【技术保护点】
1.一种制作高电子迁移率晶体管(high electron mobility transistor,HEMT)的方法，其特征在于，包含：/n形成缓冲层于基底上；/n形成图案化掩模于该缓冲层上；/n利用该图案化掩模去除该缓冲层以形成多个隆起部以及受损层于该多个隆起部上；/n去除该受损层；/n形成阻障层于该多个隆起部上；以及/n形成P型半导体层于该阻障层上。/n

【技术特征摘要】
1.一种制作高电子迁移率晶体管(highelectronmobilitytransistor,HEMT)的方法，其特征在于，包含：
形成缓冲层于基底上；
形成图案化掩模于该缓冲层上；
利用该图案化掩模去除该缓冲层以形成多个隆起部以及受损层于该多个隆起部上；
去除该受损层；
形成阻障层于该多个隆起部上；以及
形成P型半导体层于该阻障层上。


2.如权利要求1所述的方法，另包含去除该缓冲层以形成多个凹槽于该多个隆起部之间。


3.如权利要求2所述的方法，其中该多个凹槽宽度大于180纳米。


4.如权利要求2所述的方法，其中该多个凹槽深度大于180纳米。


5.如权利要求2所述的方法，另包含进行一干蚀刻制作工艺去除该缓冲层以形成该多个隆起部以及该多个凹槽。


6.如权利要求2所述的方法，另包含进行一湿蚀刻制作工艺去除该缓冲层以形成该多个隆起部以及该多个凹槽。


7.如权利要求1所述的方法，另包含于去除该受损层之前去除该图案化掩模。


8.如权利要求1所述的方法，其中该受损层包含氮化镓。


9.如权利要求1所述的方法，其中该缓冲层包含氮化镓。


10.如权利要求1所述的方法，其中该阻障层包含AlxGa1-xN。


11.如权利要求1所述的方...

【专利技术属性】
技术研发人员：苏柏文，张明华，吕水烟，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71