极紫外光刻掩模及其制造方法技术

本发明专利技术的实施例涉及EUV光刻掩模及其制造方法。EUV光刻掩模，包括低热膨胀材料的衬底、衬底上方的第一反射多层和第一反射多层上方的图案化反射多层。图案化反射多层包括穿过图案化反射多层的沟槽。第一反射多层和图案化反射多层中的每一层都包括膜对的堆叠。射多层中的每一层都包括膜对的堆叠。射多层中的每一层都包括膜对的堆叠。

【技术实现步骤摘要】
极紫外光刻掩模及其制造方法


[0001]本专利技术的实施例涉及极紫外光刻掩模及其制造方法。

技术介绍

[0002]半导体集成电路(IC)工业已经经历了快速发展。在IC发展的过程中，功能密度(即，每个芯片面积上互连器件的数量)通常增加，而几何尺寸(即，可使用制造工艺生产的最小元件(或线))减小。这种按比例缩小的工艺通常通过提高生产效率并降低相关成本而提供优势。这种按比例缩小也增加了处理和制造IC的复杂性，而且为了实现这些进步，需要IC制造中的类似发展。
[0003]例如，极紫外(EUV)光刻已经被用于支持较小器件的临界尺寸(CD)要求。EUV光刻采用了使用EUV区域中具有大约1
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100nm波长的辐射的扫描仪。一些EUV扫描仪提供了4倍缩小的投影印刷，类似于一些光学扫描仪，除了EUV扫描仪利用反射光学而非折射光学，例如用反射镜代替透镜。EUV光刻中使用的掩模提出了新挑战。例如，一些EUV掩模在反射多层(ML)的上方使用了图案化的吸收体，其中吸收体吸收EUV光，并且ML反射EUV光，从而产生了用于EUV光刻的图案化的EUV辐射。由于对蚀刻选择性、侧壁轮廓、线性等的严格要求，对吸收体进行构图可能是困难的。此外，在曝光期间，吸收体造成一些EUV能量损失，这降低了EUV晶片的每小时产量(WPH)。更进一步地，吸收EUV光会加热EUV掩模。为此，有时必须使一些EUV掩模离线以进行冷却，这进一步降低了EUV WPH产量。因此，尽管现有的光刻方法通常是足够的，但它们不能在所有方面都令人满意。
专利技术内容
[0004]根据本专利技术实施例的一个方面，提供了一种极紫外光刻掩模，包括：低热膨胀材料的衬底；第一反射多层，位于衬底上方；以及图案化反射多层，位于第一反射多层上方，其中，图案化反射多层包括穿过图案化反射多层的沟槽，并且第一反射多层和图案化反射多层中的每一层都包括膜对的堆叠。
[0005]根据本专利技术实施例的另一个方面，提供了一种制造极紫外光刻掩模的方法，包括：接收结构，结构具有低热膨胀材料的衬底、位于衬底上方的第一反射多层、位于第一反射多层上方的蚀刻停止层、位于蚀刻停止层上方的第二反射多层和位于第二反射多层上方的覆盖层；在覆盖层上方形成图案化的抗蚀剂；通过图案化的抗蚀剂蚀刻覆盖层和第二反射多层直到露出蚀刻停止层；以及移除图案化的抗蚀剂。
[0006]根据本专利技术实施例的又一个方面，提供了一种制造极紫外光刻掩模的方法，包括：接收结构，结构具有低热膨胀材料的衬底和位于衬底上方的反射多层；在反射多层上方形成图案化的抗蚀剂；通过图案化的抗蚀剂蚀刻反射多层，以形成具有第一深度的沟槽，而不完全蚀刻穿过反射多层；以及移除图案化的抗蚀剂。
附图说明
[0007]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0008]图1A是根据本公开的一个或多个实施例的使用EUV掩模的极紫外(EUV)光刻曝光系统的示图。图1B、图1C和图1D示出了根据一些实施例的在图1A的系统中使用的光源和目标图案。
[0009]图2、图3和图4示出了根据本公开的各个方面的EUV掩模的实施例的横截面图。
[0010]图5示出了根据本公开的实施例的制造EUV掩模的方法流程图。
[0011]图6A、图6B、图6C、图6D和图6E示出了根据图5中的方法在各个制造步骤处的EUV掩模的实施例的横截面图。
[0012]图7A、图7B、图7C和图7D示出了根据本公开的实施例的在EUV掩模上实现的电路设计。
[0013]图8示出了根据本公开的另一实施例的制造EUV掩模的方法流程图。
[0014]图9A、图9B、图9C和图9D示出了根据图8中的方法在各个制造步骤处的EUV掩模的实施例的横截面图。
[0015]图10是示出根据本公开的各个方面的对用于制造IC的半导体晶片曝光的方法流程图。
[0016]图11示出了根据本公开的各个方面的半导体晶片的实施例的横截面图。
具体实施方式
[0017]以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0018]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。更进一步地，当用“大约”、“近似”等描述数字或数字范围时，除非另外指明，否则该术语包括在某些变化范围内(例如+/
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10％)的数字，或根据本领域技术人员的知识考虑本文所公开的具体技术描述的其他数字。例如，术语“大约5nm”包括从4.5nm到5.5nm、从4.0nm到5nm等尺寸范围。
[0019]本申请涉及一种半导体制造工艺及其结构，尤其涉及一种新型EUV(极紫外)掩模。如上所述，一些EUV掩模在反射多层(ML)上使用了图案化的吸收体。这种类型的EUV掩模被称为二元EUV掩模。存在与图案化的吸收体相关的问题。例如，通常难以精确地蚀刻吸收体
以产生理想的掩模图案。而且，吸收体引起额外的EUV能量损失和额外的EUV掩模热量，这两者都降低了EUV WPH产量。本公开的一般目的包括制造没有图案化的吸收体的新型EUV掩模。相反，反射多层(ML)被图案化以产生用于电路的图案(或ML图案)，诸如一维线/间隔图案、二维孔图案或其他图案。ML图案可进一步覆盖有用于保护的薄覆盖层。利用这种新型EUV掩模，成像对比度由相位边缘(ML图案的边缘)调制。因此，这种新型EUV掩模被称为全反射相位边缘掩模或FR
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PEM。实验和模拟已经表明，与通过对比度、ILS(图像对数斜率)、NILS(归一化的ILS)和/或DoF(焦深)测量的成像性能等效，FR
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PEM能够实现比二元EUV掩模高得多的WPH产量。FR
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PEM还可以产生与二元EUV掩模相同或更好的成像性能。因此，FR
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PEM能够同时优化较高的WPH产量和EUV光刻成像性能。参照附图描述本专利技术的方法本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种极紫外光刻掩模，包括：低热膨胀材料的衬底；第一反射多层，位于所述衬底上方；以及图案化反射多层，位于所述第一反射多层上方，其中，所述图案化反射多层包括穿过所述图案化反射多层的沟槽，并且所述第一反射多层和所述图案化反射多层中的每一层都包括膜对的堆叠。2.根据权利要求1所述的极紫外光刻掩模，还包括：设置在所述第一反射多层和所述图案化反射多层之间的蚀刻停止层。3.根据权利要求1所述的极紫外光刻掩模，还包括：设置在所述图案化反射多层的顶表面上的覆盖层。4.根据权利要求1所述的极紫外光刻掩模，还包括：设置在所述图案化反射多层的顶表面和侧壁表面上以及设置在被所述沟槽暴露的所述第一反射多层的顶表面上的覆盖层。5.根据权利要求1所述的极紫外光刻掩模，其中，所述膜对的堆叠包括钼和硅膜对。6.根据权利要求1所述的极紫外光刻掩模，其中，所述图案化反射多层包括与所述沟槽交替的线图案。7.根据权利要求1所述的极紫外光刻掩模，其中，所...

【专利技术属性】
技术研发人员：郑文豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：