本发明专利技术的实施方式提供一种抑制写入速度的降低且抑制阈值分布的扩展及偏倚的半导体存储装置。实施方式的半导体存储装置包含多个存储单元、字线及控制器。多个存储单元各自能够存储多比特的数据。字线连接于多个存储单元。控制器执行包含多个程序循环的写入动作。写入动作中，控制器在第1次程序循环的编程动作中对字线施加第1编程电压VPGMinit，在第2次程序循环的编程动作中，第1种情况下对字线施加第2编程电压VPGMinit+DVPGM1，第2种情况下对字线施加第3编程电压VPGMinit+DVPGM2。第1及第2编程电压的差不同于第1及第3编程电压的差。差。差。
【技术实现步骤摘要】
半导体存储装置
[0001][相关申请案][0002]本申请案享有以日本专利申请案2019-232943号(申请日：2019年12月24日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
[0003]实施方式涉及一种半导体存储装置。
技术介绍
[0004]已知有能够非易失性地存储数据的NAND(Not And，与非)型闪速存储器。
技术实现思路
[0005]本专利技术所要解决的问题在于提供一种半导体存储装置，抑制写入速度的降低，且抑制阈值分布的扩展及偏倚。
[0006]实施方式的半导体存储装置包含多个存储单元、字线及控制器。多个存储单元各自能够存储多比特的数据。字线连接于多个存储单元。控制器执行包含多个程序循环的写入动作。多个程序循环各自包含编程动作及验证动作。写入动作中，控制器在第1次程序循环的编程动作中对字线施加第1编程电压，在第2次程序循环的编程动作中，在第1种情况下对字线施加第2编程电压，在第2种情况下对字线施加第3编程电压。第1编程电压与第2编程电压的差不同于第1编程电压与第3编程电压的差。
附图说明
[0007]图1是表示实施方式的半导体存储装置的构成例的框图。
[0008]图2是表示实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
[0009]图3是表示实施方式的半导体存储装置所具备的行解码器模块的电路构成的一例的电路图。
[0010]图4是表示实施方式的半导体存储装置所具备的感测放大器模块的电路构成的一例的电路图。
[0011]图5是表示实施方式的半导体存储装置所具备的感测放大器模块中所含的感测放大器组件的电路构成的一例的电路图。
[0012]图6是表示实施方式的半导体存储装置中应用于存储单元晶体管的数据分配的一例的概略图。
[0013]图7是表示实施方式的半导体存储装置的写入动作的流程的概要的时序图。
[0014]图8是表示实施方式的半导体存储装置的写入动作中的第1次程序循环所产生的存储单元晶体管的阈值分布的变化的一例的阈值分布图。
[0015]图9是表示实施方式的半导体存储装置的写入动作的流程的具体例的流程图。
[0016]图10是表示实施方式的半导体存储装置的写入动作中的单元消耗(cell exhaustion)较低时的处理的一例的时序图。
[0017]图11是表示实施方式的半导体存储装置的写入动作中的单元消耗较低时的存储单元晶体管的阈值分布的变化的一例的阈值分布图。
[0018]图12是表示实施方式的半导体存储装置的写入动作中的单元消耗较高时的处理的一例的时序图。
[0019]图13是表示实施方式的半导体存储装置的写入动作中的单元消耗较高时的存储单元晶体管的阈值分布的变化的一例的阈值分布图。
[0020]图14是表示实施方式的比较例的半导体存储装置中的存储单元晶体管的阈值分布的一例的阈值分布图。
[0021]图15是表示实施方式的半导体存储装置中的存储单元晶体管的阈值分布的一例的阈值分布图。
[0022]图16是表示实施方式的第1变化例的半导体存储装置的写入动作中的单元消耗较高时的处理的一例的时序图。
[0023]图17是表示实施方式的第2变化例的半导体存储装置的写入动作中的单元消耗较高时的处理的一例的时序图。
[0024]图18是表示实施方式的第3变化例的半导体存储装置的写入动作的一例的流程图。
[0025]图19是表示实施方式的第3变化例的半导体存储装置的写入动作中的单元消耗较高时的处理的一例的时序图。
[0026]图20是表示实施方式的第4变化例的半导体存储装置的写入动作的一例的流程图。
[0027]图21是表示实施方式的第4变化例的半导体存储装置的写入动作中的单元消耗较高时的处理的一例的时序图。
[0028]图22是表示实施方式的半导体存储装置的写入动作中的单元消耗较高时的验证电压的一例的概略图。
具体实施方式
[0029]以下，参照附图对实施方式进行说明。各实施方式例示了用以将专利技术的技术思想具体化的装置或方法。附图为示意性或概念性的图，各附图的尺寸及比例等未必与实际情况相同。本专利技术的技术思想并不受构成要素的形状、构造、配置等限定。
[0030]此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同的符号。构成参照符号的字母之后的数字用以将通过包含相同字母的参照符号来参照，且具有相同构成的要素彼此区分开来。在无需将包含相同字母的参照符号所表示的要素相互区分开来的情况下，这些要素分别通过仅包含字母的参照符号来参照。
[0031][1]实施方式
[0032]以下，对实施方式的半导体存储装置1进行说明。
[0033][1-1]半导体存储装置1的构成
[0034][1-1-1]半导体存储装置1的整体构成
[0035]图1表示实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失性地存储数据的NAND型闪速存储器，能够利用外部的存储器控制器2进行控制。如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
[0036]存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK包含能够非易失性地存储数据的多个存储单元的集合，例如作为数据的抹除单位来使用。另外，在存储单元阵列10中设置有多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成将在下文中叙述。
[0037]指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、抹除动作等的命令。
[0038]地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd及列地址CAd。例如，区块地址BAd、页地址PAd及列地址CAd分别用于区块BLK、字线及位线的选择。
[0039]定序器13控制半导体存储装置1整体的动作。例如，定序器13基于保存在指令寄存器11中的指令CMD来控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作、抹除动作等。
[0040]驱动器模块14产生读出动作、写入动作、抹除动作等中所使用的电压。并且，驱动器模块14例如基于保存在地址寄存器12中的页地址PAd，对与所选择的字线对应的信号线施加所产生的电压。
[0041]行解码器模块15基于保存在地址寄存器12中的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。并且，行解码器模块15例如将施加至与所选择的字线对应的信号线的电压传输至所选择的区块BLK内的被选择的字线。
[0042]感测放本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，具备：多个存储单元，各自能够存储多比特的数据；字线，连接于所述多个存储单元；以及控制器，执行包含多个程序循环的写入动作；且所述多个程序循环各自包含编程动作及验证动作，在所述写入动作中，所述控制器在第1次程序循环的编程动作中，对所述字线施加第1编程电压，在第2次程序循环的编程动作中，第1种情况下对所述字线施加第2编程电压，第2种情况下对所述字线施加第3编程电压，所述第1编程电压与所述第2编程电压的差不同于所述第1编程电压与所述第3编程电压的差。2.根据权利要求1所述的半导体存储装置，其中在所述写入动作中，所述控制器在第3次程序循环的编程动作中，所述第1种情况下对所述字线施加第4编程电压，所述第2种情况下对所述字线施加第5编程电压，所述第1编程电压与所述第2编程电压的差等于所述第2编程电压与所述第4编程电压的差、及所述第3编程电压与所述第5编程电压的差，且大于所述第1编程电压与所述第3编程电压的差。3.根据权利要求2所述的半导体存储装置，其中在所述写入动作中，所述控制器在第N次(N为4以上的整数)程序循环的编程动作中，所述第1种情况下对所述字线施加第6编程电压，所述第2种情况下对所述字线施加第7编程电压，所述第4编程电压与所述第6编程电压的差等于所述第5编程电压与所述第7编程电压的差。4.根据权利要求1至3中任一项所述的半导体存储装置，其中在所述写入动作中，所述控制器在所述第1次程序循环的验证动作中，对所述字线施加第1验证电压，当在所述第1次程序循环中通过了基于所述第1验证电压所进行的验证的存储单元的个数为第1阈值以下时，执行所述第1种情况下的所述第2次程序循环，当在所述第1次程序循环中通过了基于所述第1验证电压所进行的验证的存储单元的个数超过所述第1阈值时，执行所述第2种情况下的所述第2次程序循环。5.根据权利要求4所述的半导体存储装置，其中在所述写入动作中，所述控制器在所述第2次程序循环的验证动作中，所述第1种情况下对所述字线施加所述第1验证电压，
所述第2种情况下对所述字线不施加所述第1验证电压而施加高于所述第1验证电压的第2验证电压。6.根据权利要求5所述的半导体存储装置，其中所述多个存储单元基于写入数据被分类为多个状态，所述第1验证电压与所述第2验证电压被用于相同状态的验证。7.根据权利要求5所述的半导体存储装置，其中在所述写入动作中，所述控制器在所述第1次程序循环的验证动作中，对所述字线施加不同于所述第1验证电压的第3验证电压，当在所述第1次程序循环中通过了基于所述第3验证电压所进行的验证的存储单元的个数为第1阈值以下时，执行所述第1种情况下的所述第2次程序循环，当在所述第1次程序循环中通过了基于所述第3验证电压所进行的验证的存储单元的个数超过所述第1阈值时，执行所述第2种情况下的所述第2次程序循环。8.根据权利要求2所述的半导体存储装置，其中施加所述第5编程电压的时间短于施加所述第3编程电...
【专利技术属性】
技术研发人员：铃木慎二，志村安広，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
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