只读式存储单元及其相关的存储单元阵列制造技术

本发明专利技术公开一种只读式存储单元的存储单元阵列，包括一第一存储状态存储单元与一第二存储状态存储单元。该第一存储状态存储单元包括：一第一晶体管与一第二晶体管。该第一晶体管连接至一源极线与一字符线。该第二晶体管连接至该第一晶体管与一第一位线。该第二存储状态存储单元包括：一第三晶体管与一第四晶体管。该第三晶体管连接至该源极线与该字符线。该第四晶体管连接至该第三晶体管与一第二位线，该第四晶体管的栅极端连接至该第三晶体管的栅极端。的栅极端。的栅极端。

【技术实现步骤摘要】
只读式存储单元及其相关的存储单元阵列


[0001]本专利技术涉及一种非挥发性存储单元及其相关的存储单元阵列，且特别是涉及一种只读式存储单元及其相关的存储单元阵列。

技术介绍

[0002]众所周知，非挥发性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非挥发性存储器制造完成并出厂后，使用者即可以编程(program)非挥发性存储器中的存储单元，进而将数据记录在非挥发性存储器的存储单元。
[0003]而根据编程的次数，非挥发性存储器的存储单元可进一步区分为：多次编程的存储单元(multi-time programmable memory cell，简称MTP存储单元)、一次编程的存储单元(one time programmable memory cell，简称OTP存储单元)或者只读式存储单元(read-only memory cell，简称ROM存储单元)。
[0004]基本上，使用者可以对MTP存储单元进行多次的编程，用以多次修改其存储状态。而使用者仅可以编程一次OTP存储单元，一旦OTP存储器编程完成之后，其存储状态将无法修改。而ROM存储单元于出厂之后，所有的存储状态已经被编程在其中，使用者仅能够读取ROM存储单元中的存储状态，而无法进行编程。
[0005]再者，非挥发性存储器的存储单元至少可被编程为二种存储状态。举例来说，第一存储状态可产生较小的存储单元电流(cell current)，第二存储状态可产生较大的存储单元电流。而在读取动作(read action)时，感测电路(sensing circuit)即可根据存储单元电流的大小来判断存储单元的存储状态。基本上，第一存储状态可称为抹除状态(erased state)，第二存储状态可称为编程状态(programmed state)。
[0006]美国专利US6,678,190揭露一种具可编程的单一多晶硅层非挥发性存储器。请参照图1A，其所绘示为现有具可编程的单一多晶硅层非挥发性存储器的存储单元示意图；图1B所绘示为现有具可编程的单一多晶硅层非挥发性存储器的存储单元的上视图；图1C所绘示为现有具可编程的单一多晶硅层非挥发性存储器的存储单元的等效电路图。
[0007]如图1A至图1C所示，现有具可编程的单一多晶硅层非挥发性存储器的存储单元包括二个串接(serially connected)的p型晶体管。第一p型晶体管作为选择晶体管(select transistor)，第二p型晶体管作为浮动栅晶体管(floating gate transistor)。第一p型晶体管的栅极(select gate)24连接至一选择栅极电压(select gate voltage，VSG)，p型源极掺杂区域(p type source doped region)21连接至源极线电压(source line voltage，VSL)。再者，p型漏极掺杂区域22可视为第一p型晶体管的p型漏极掺杂区域(p type drain doped region)与第二p型晶体管的p型第一掺杂区域相互连接。第二p型晶体管上方包括一浮动栅极26，其p型第二掺杂区域23连接至位线电压(bit line voltage，VBL)。再者，该二p型晶体管制作于一N型阱区(N-well，NW)其连接至一N型阱区电压(N-well voltage，VNW)。
[0008]再者，经由适当地控制选择栅极电压(VSG)、源极线电压(VSL)、位线电压(VBL)、以及N型阱区电压(VNW)即可以使现有具可编程的单一多晶硅层非挥发性存储器进行编程动
作(program action)与读取动作(read action)。在编程动作(program action)时，控制热载流子(例如电子)注入浮动栅极26，或者控制热载流子未注入浮动栅极26，使得非挥发性存储器的存储单元呈现第一存储状态或者第二存储状态。
[0009]图1A至图1C的非挥发性存储器的存储单元仅可进行编程动作与读取动作，无法进行抹除动作。换言之，非挥发性存储器的存储单元仅可利用电气特性将电子注入于浮动栅极26中，并无法利用电气的特性来将浮动栅极26中的存储载流子移除，仅可利用紫外光(ultravilote light)照射方式来清除于浮动栅极26中的电子，进而达成数据抹除的功能。因此，这类非挥发性存储器的存储单元被称为具一次编程的存储单元(one time programming cell，简称OTP存储单元)。
[0010]美国专利US8,592,886揭露另一种具可编程的单一多晶硅层非挥发性存储器。请参照图2A～图2D，其所绘示为另一种具可编程的单一多晶硅层非挥发性存储器的存储单元。其中，图2A为存储单元的上视图；图2B为存储单元的第一方向(a1 a2方向)剖视图；图2C为存储单元的第二方向(b1 b2方向)剖视图；以及，图2D为存储单元的等效电路图。
[0011]由图2A与图2B可知，存储单元中包括二个串接的p型晶体管制作于一N型阱区(NW)。在N型阱区NW中包括三个p型掺杂区域31、32、33，在三个p型掺杂区域31、32、33之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极34、36。
[0012]第一p型晶体管作为选择晶体管，第二p型晶体管作为浮动栅晶体管。第一p型晶体管的栅极34连接至一选择栅极电压(VSG)，p型源极掺杂区域31连接至源极线电压(VSL)。再者，p型漏极掺杂区域32可视为第一p型晶体管的p型漏极掺杂区域与第二p型晶体管的p型第一掺杂区域相互连接。第二p型晶体管上方包括一浮动栅极36，其p型第二掺杂区域33连接至位线电压(VBL)。而N型阱区(NW)连接至一N型阱区电压(VNW)。基本上，第一p型晶体管的栅极34连接至字符线(word line)，而选择栅极电压(VSG)即为字符线控制电压；p型源极掺杂区域31连接至源极线(source line)，而源极线电压(VSL)即为源极线控制电压。
[0013]由图2A与图2C可知，存储单元中还包括一个n型晶体管，或者可说包括一浮动栅极36以及一个抹除栅区域(erase gate region)35所组合而成的元件。n型晶体管制作于一P型阱区(PW)。在P型阱区(PW)中包括一个n型掺杂区域38。换言之，抹除栅区域35包括P型阱区(PW)以及n型掺杂区域38，而上述第一p型晶体管、第二p型晶体管与n型晶体管即形成为一个多次编程的存储单元(MTP存储单元)。
[0014]如图2A所示，浮动栅极36向外延伸并相邻于抹除栅区域35。因此，浮动栅极36可视为n型晶体管的栅极，而n型掺杂区域38可视为n型源极掺杂区域与n型漏极掺杂区域相互连接。再者，n型掺杂区域38连接至抹除线电压(erase line voltage，VEL)。而P型阱区(PW)连接至一P型阱区电压(VPW)。再者，由图2C可知，抹除栅区域35与N型阱区(NW)之间可以被隔离结构(isolating structure)39所区隔，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种只读式存储单元的存储单元阵列，其特征在于，该存储单元阵列中包括第一存储状态存储单元与第二存储状态存储单元，其中该第一存储状态存储单元包括：第一晶体管，该第一晶体管的第一端连接至源极线，该第一晶体管的栅极端连接至字符线；以及第二晶体管，该第二晶体管的第一端连接至该第一晶体管的第二端，该第二晶体管的第二端连接至第一位线，其中该第二晶体管为浮动栅晶体管；其中，该第二存储状态存储单元包括：第三晶体管，该第三晶体管的第一端连接至该源极线，该第三晶体管的栅极端连接至该字符线；以及第四晶体管，该第四晶体管的第一端连接至该第三晶体管的第二端，该第四晶体管的第二端连接至第二位线，该第四晶体管的栅极端连接至该第三晶体管的该栅极端。2.如权利要求1所述的只读式存储单元的存储单元阵列，其中该第二晶体管的通道长度大于该第四晶体管的通道长度。3.如权利要求1所述的只读式存储单元的存储单元阵列，其中该存储单元阵列包括：N型阱区；第一p型掺杂区域、第二p型掺杂区域、第三p型掺杂区域、第四p型掺杂区域、第五p型掺杂区域、第六p型掺杂区域，形成于该N型阱区中，其中该第一p型掺杂区域连接至该源极线，该第三p型掺杂区域连接至该第一位线，该第四p型掺杂区域连接至该源极线，该第六p型掺杂区域连接至该第二位线；第一多晶硅栅极，其中该第一多晶硅栅极位于该第一p型掺杂区域与该第二p型掺杂区域之间的表面上方，该第一多晶硅栅极位于该第四p型掺杂区域与该第五p型掺杂区域之间的表面上方，该第一多晶硅栅极位于该第五p型掺杂区域与该第六p型掺杂区域之间的表面上方，且该第一多晶硅栅极连接至该字符线；以及第二多晶硅栅极，位于该第二p型掺杂区域与该第三p型掺杂区域之间的表面上方；其中，该第一多晶硅栅极、该第一p型掺杂区域与该第二p型掺杂区域形成该第一晶体管，该第二多晶硅栅极、该第二p型掺杂区域与该第三p型掺杂区域形成该第二晶体管，该第一多晶硅栅极、该第四p型掺杂区域与该第五p型掺杂区域形成该第三晶体管，该第一多晶硅栅极、该第五p型掺杂区域与该第六p型掺杂区域形成该第四晶体管。4.如权利要求3所述的只读式存储单元的存储单元阵列，其中该第一存储状态存储单元还包括第一电容器，该第一电容器连接于该第二晶体管的浮动栅极与抹除线之间。5.如权利要求4所述的只读式存储单元的存储单元阵列，其中该存储单元阵列还包括：P型阱区连接至该抹除线，其中该第二多晶硅栅极延伸至该P型阱区，使得该第二多晶硅栅极与该P型阱区形成该第一电容器。6.如权利要求3所述的只读式存储单元的存储单元阵列，其中该第二存储状态存储单元还包括第二电容器，该第二电容器连接于该第四晶体管的该栅极与该抹除线之间。7.如权利要求6所述的只读式存储单元的存储单元阵列，其中该存储单...

【专利技术属性】
技术研发人员：孙文堂，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：