只读式存储单元及其相关的存储单元阵列制造技术

本发明专利技术公开一种只读式存储单元的存储单元阵列，包括一第一存储状态存储单元与一第二存储状态存储单元。该第一存储状态存储单元包括：一第一晶体管与一第二晶体管。该第一晶体管连接至一源极线与一字符线。该第二晶体管连接至该第一晶体管与一第一位线。该第二存储状态存储单元包括：一第三晶体管与一第四晶体管。该第三晶体管连接至该源极线与该字符线。该第四晶体管连接至该第三晶体管与一第二位线，该第四晶体管的栅极端连接至该第三晶体管的栅极端。的栅极端。的栅极端。

【技术实现步骤摘要】
只读式存储单元及其相关的存储单元阵列


[0001]本专利技术涉及一种非挥发性存储单元及其相关的存储单元阵列，且特别是涉及一种只读式存储单元及其相关的存储单元阵列。

技术介绍

[0002]众所周知，非挥发性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非挥发性存储器制造完成并出厂后，使用者即可以编程(program)非挥发性存储器中的存储单元，进而将数据记录在非挥发性存储器的存储单元。
[0003]而根据编程的次数，非挥发性存储器的存储单元可进一步区分为：多次编程的存储单元(multi-time programmable memory cell，简称MTP存储单元)、一次编程的存储单元(one time programmable memory cell，简称OTP存储单元)或者只读式存储单元(read-only memory cell，简称ROM存储单元)。
[0004]基本上，使用者可以对MTP存储单元进行多次的编程，用以多次修改其存储状态。而使用者仅可以编程一次OTP存储单元，一旦OTP存储器编程完成之后，其存储状态将无本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种只读式存储单元的存储单元阵列，其特征在于，该存储单元阵列中包括第一存储状态存储单元与第二存储状态存储单元，其中该第一存储状态存储单元包括：第一晶体管，该第一晶体管的第一端连接至源极线，该第一晶体管的栅极端连接至字符线；以及第二晶体管，该第二晶体管的第一端连接至该第一晶体管的第二端，该第二晶体管的第二端连接至第一位线，其中该第二晶体管为浮动栅晶体管；其中，该第二存储状态存储单元包括：第三晶体管，该第三晶体管的第一端连接至该源极线，该第三晶体管的栅极端连接至该字符线；以及第四晶体管，该第四晶体管的第一端连接至该第三晶体管的第二端，该第四晶体管的第二端连接至第二位线，该第四晶体管的栅极端连接至该第三晶体管的该栅极端。2.如权利要求1所述的只读式存储单元的存储单元阵列，其中该第二晶体管的通道长度大于该第四晶体管的通道长度。3.如权利要求1所述的只读式存储单元的存储单元阵列，其中该存储单元阵列包括：N型阱区；第一p型掺杂区域、第二p型掺杂区域、第三p型掺杂区域、第四p型掺杂区域、第五p型掺杂区域、第六p型掺杂区域，形成于该N型阱区中，其中该第一p型掺杂区域连接至该源极线，该第三p型掺杂区域连接至该第一位线，该第四p型掺杂区域连接至该源极线，该第六p型掺杂区域连接至该第二位线；第一多晶硅栅极，其中该第一多晶硅栅极位于该第一p型掺杂区域与该第二p型掺杂区域之间的表面上方，该第一多晶硅栅极位于该第四p型掺杂区域与该第五p型掺杂区域之间的表面上方，该第一多晶硅栅极位于该第五p型掺杂区域与该第六p型掺杂区域之间的表面上方，且该第一多晶硅栅极连接至该字符线；以及第二多晶硅栅极，位于该第二p型掺杂区域与该第三p型掺杂区域之间的表面上方；其中，该第一多晶硅栅极、该第一p型掺杂区域与该第二p型掺杂区域形成该第一晶体管，该第二多晶硅栅极、该第二p型掺杂区域与该第三p型掺杂区域形成该第二晶体管，该第一多晶硅栅极、该第四p型掺杂区域与该第五p型掺杂区域形成该第三晶体管，该第一多晶硅栅极、该第五p型掺杂区域与该第六p型掺杂区域形成该第四晶体管。4.如权利要求3所述的只读式存储单元的存储单元阵列，其中该第一存储状态存储单元还包括第一电容器，该第一电容器连接于该第二晶体管的浮动栅极与抹除线之间。5.如权利要求4所述的只读式存储单元的存储单元阵列，其中该存储单元阵列还包括：P型阱区连接至该抹除线，其中该第二多晶硅栅极延伸至该P型阱区，使得该第二多晶硅栅极与该P型阱区形成该第一电容器。6.如权利要求3所述的只读式存储单元的存储单元阵列，其中该第二存储状态存储单元还包括第二电容器，该第二电容器连接于该第四晶体管的该栅极与该抹除线之间。7.如权利要求6所述的只读式存储单元的存储单元阵列，其中该存储单...

【专利技术属性】
技术研发人员：孙文堂，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：