执行乘法累加运算的非易失性存储器件制造技术

本公开提供一种执行乘法累加运算的非易失性存储器件。非易失性存储器件包括存储单元阵列和计算输出电路。存储单元阵列包括：多个非易失性存储元件，被配置为分别储存多个权重；以及多个位线，根据多个输入信号耦接到多个非易失性存储元件。计算输出电路被配置为根据多个输入信号而从在所述多个位线处引起的电压产生计算信号。电压产生计算信号。电压产生计算信号。

【技术实现步骤摘要】
执行乘法累加运算的非易失性存储器件
[0001]相关申请的交叉引用
[0002]本申请要求于2019年9月5日提交的申请号为10-2019-0109899的韩国专利申请以及2020年3月27日提交的申请号为10-2020-0037872的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]各种实施例涉及执行乘法累加(MAC，multiplication and accumulation)运算的非易失性存储器件。

技术介绍

[0004]神经网络广泛用于人工智能应用中，诸如图像识别和自动驾驶汽车中使用的技术。
[0005]在示例中，神经网络包括输入层、输出层以及在输入层与输出层之间的一个或更多个内层。
[0006]输出层、输入层和内层中的每个包括一个或更多个神经元。包含在相邻层中的神经元通过突触以各种方式连接。例如，突触从给定层中的神经元指向下一层中的神经元。可替代地或附加地，突触从上一层中的神经元指向给定层中的神经元。
[0007]每个神经元储存一个值。包括在输入层中的神经元的值根据输入信号(例如，要识别的图像)来确定。包含在内层和输出层中的神经元的值基于包含在对应的上一层中的神经元和突触。例如，在每个内层中的神经元的值基于神经网络中的上一层中的神经元的值。
[0008]每个突触具有权重。每个突触的权重均基于神经网络的训练操作。
[0009]在神经网络被训练之后，神经网络可以用于执行推理操作。在推理操作中，基于输入来设置输入层中的神经元的值，并且基于输入层中的神经元的值和连接各层的受过训练的突触的权重来设置下一层(例如，内层和输出层)中的神经元的值。输出层中神经元的值代表推理操作的结果。
[0010]例如，在推理操作中，其中通过在已训练了神经网络之后的神经网络执行图像识别，基于输入图像来设置输入层中的神经元的值，基于输入层中的神经元的值在内层执行多个操作，并且将图像识别的结果从内层输出在输出层。
[0011]在这样的推理操作中，必须通过卷积神经网络中的所有神经元执行大量的MAC运算。结果，期望一种能够有效地执行大量MAC运算的半导体器件。

技术实现思路

[0012]根据本公开的实施例，一种非易失性存储器件可以包括存储单元阵列和计算输出电路。存储单元阵列可以包括：多个非易失性存储元件，其被配置为分别储存多个权重；以及多个位线，其根据多个输入信号而耦接到多个非易失性存储元件。计算输出电路可以被配置为根据多个输入信号而从在多个位线处引起的电压产生计算信号。
附图说明
[0013]附图(其中在各个单独的视图中类似的附图标记指代相同或功能相似的元件)以及下面的详细描述被并入说明书中并形成说明书的一部分，并且用于进一步示出包括各种特征的实施例，并解释这些实施例的各种原理和有益方面。
[0014]图1示出根据本公开的实施例的闪存器件(flash memory device)。
[0015]图2示出根据本公开的实施例的输出电路。
[0016]图3示出根据本公开的实施例的闪存单元阵列和输出电路。
[0017]图4示出根据本公开的实施例的闪存器件的操作。
[0018]图5示出根据本公开的实施例的输入电路的操作。
[0019]图6示出根据本公开的实施例的闪存器件的计算操作。
[0020]图7A至图7C和图8A至图8C示出根据本公开的实施例的2比特的闪存器件的计算操作。
具体实施方式
[0021]下面将参考附图描述各个实施例。提供实施例是为了说明性目的，未明确示出或描述的其他实施例也是可能的。此外，可以对将在下面详细描述的本公开的实施例进行修改。
[0022]在以下公开内容中，非易失性存储器件利用闪存器件作为示例被公开，但是非易失性存储器件的类型不必限于闪存器件。
[0023]图1示出了根据本公开的实施例的闪存器件1。
[0024]根据本公开的闪存器件1包括命令解码器100、输出电路200、闪存单元阵列300、输入电路400和字线控制电路500。
[0025]闪存单元阵列300可以被称为存储单元阵列。
[0026]与包括在常规闪存器件中的命令解码器类似，命令解码器100控制包括读取操作、编程操作和擦除操作的操作。
[0027]在本实施例中，命令解码器100还另外执行计算操作所需的控制操作。
[0028]根据本实施例的闪存器件具有存储操作模式和计算操作模式。
[0029]在存储操作模式下，可以执行普通闪存器件的操作。在计算操作模式下，可以执行MAC运算。
[0030]命令解码器100可以输出模式信号MODE以将存储操作模式与计算操作模式区分开。
[0031]例如，在存储操作模式下，模式信号MODE可以具有与逻辑值“0”相对应的低电平，而在计算操作模式下，模式信号MODE可以具有与逻辑值“1”相对应的高电平。
[0032]输出电路200与闪存单元阵列300的位线BL耦接，以在存储操作模式下输出数据信号VOUT以及在计算操作模式下输出计算信号VMAC。在一个实施例中，输出电路200针对多个位线BL中的每个输出相应的数据信号VOUT，但是针对多个位线BL仅输出一个计算信号VMAC。
[0033]图2是示出根据本公开的实施例的输出电路200的框图。
[0034]输出电路200包括第一开关201、第二开关202、计算输出电路210和数据输出电路
220。
[0035]在本实施例中，当模式信号MODE处于高电平时，第一开关201被接通，而当模式信号MODE处于低电平时，第二开关202被接通。
[0036]计算输出电路210根据从位线BL输出的信号而输出计算信号VMAC。
[0037]数据输出电路220根据从位线BL输出的信号而输出数据信号VOUT。
[0038]由于数据输出电路220的配置和操作与常规闪存器件中的基本相同，因此将省略其详细描述。
[0039]将参考图3详细描述计算输出电路210与闪存单元阵列300的配置和操作。
[0040]返回参考图1，输入电路400根据模式信号MODE而向闪存单元阵列300提供输入信号X1，X2，...，X
n
。
[0041]在存储操作模式中，将输入信号X1，X2，...，X
n
照原样提供给闪存单元阵列300，以控制位线选择开关。
[0042]在存储操作模式中，可以将输入信号X1，X2，...，X
n
中的每个用作1比特的位线选择信号。
[0043]在计算操作模式中，输入信号X1，X2，...，X
n
被转换为脉冲输入信号PX1，PX2，...，PX
n
。
[0044]在计算操作模式中，输入信号X1，X2，...，X
n
中的每个可以作为多比特信号被提供。
[0045]在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器件，包括：存储单元阵列，其包括：多个非易失性存储元件，被配置为分别储存多个权重，以及多个位线，根据多个输入信号而耦接到所述多个非易失性存储元件；计算输出电路，被配置为根据所述多个输入信号而从在所述多个位线处分别引起的电压产生计算信号。2.根据权利要求1所述的非易失性存储器件，其中，所述存储单元阵列包括：多个单元串，每个单元串包括所述多个非易失性存储元件中的一个；以及多个位线选择开关，根据所述多个输入信号而将所述多个单元串耦接到所述多个位线。3.根据权利要求2所述的非易失性存储器件，其中，所述存储单元阵列还包括多个字线，以及其中，所述多个单元串中的每个单元串包括串联耦接的多个存储单元，每个单元串中的每个存储单元包括通过所述多个字线中的相应字线接收相应的字线信号的栅极。4.根据权利要求2所述的非易失性存储器件，其中，所述存储单元阵列还包括：源极线，以及多个源极线选择开关，其根据多个源极线选择信号而分别将所述多个单元串耦接到所述源极线。5.根据权利要求2所述的非易失性存储器件，还包括：输入电路，被配置为将所述多个输入信号转换为多个脉冲输入信号，其中，所述多个位线选择开关根据所述多个脉冲输入信号而将所述多个单元串与所述多个位线耦接；以及其中，所述多个脉冲输入信号是其宽度分别与相应的输入信号的值相对应的脉冲信号。6.根据权利要求1所述的非易失性存储器件，其中，所述计算输出电路包括多个倍增输出电路，以及其中，所述多个倍增输出电路中的每个产生与所述多个输入信号中的对应一个和所述多个权重中的对应一个之间的乘积相对应的相应倍增电流。7.根据权利要求6所述的非易失性存储器...

【专利技术属性】
技术研发人员：徐真悟，李赫珍，赵晟焕，
申请(专利权)人：韩国科学技术院，
类型：发明
国别省市：