一种PCI总线的高速数据通讯接口卡制造技术

本实用新型专利技术公开了一种ＰＣＩ总线的高速数据通讯接口卡。ＰＣＩ总线接口电路经引出线分别与ＰＣＩ通讯接口，ＣＰＬＤ可编程逻辑电路，传输阻抗匹配电路连接；ＰＣＩ通讯接口的＋５Ｖ电源经电源变换电路输出３．３Ｖ电源与ＰＣＩ总线接口电路，ＣＰＬＤ可编程逻辑电路，传输阻抗匹配电路连接，ＰＣＩ通讯接口经计算机的ＰＣＩ插槽与计算机连接。通过这种通讯接口，数字信号分析仪与计算机的最远距离，在保证传输速率不受到影响的前提下，由通常的２０至３０厘米增加到２００至３００厘米，便于工业现场的数据传输；结构简洁紧凑，实现数字信号与计算机之间的高速传输；应用广泛，可适用于很多工业现场使用的数据采样、数字信号分析仪器。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】
一种PCI总线的高速数据通讯接口卡
本技术涉及有线传输系统，应用于数据采集仪、数字信号分析仪和数字式控制仪的一种PCI总线的高速数据通讯接口卡。
技术介绍
在传统的基于PCI总线的通讯接口中，由于PCI卡与外设之间电缆的长度直接影响数据传输速率及噪声的大小，电缆长度一般为20至30厘米。电缆长度过短使下位机被束缚于上位机周围很小的区域，不便于工业现场操作。有些场合下，数字外设嵌入PCI卡上；或数字外设通过并行口与计算机通讯。在该情况下电缆长度依然被限制，但电缆长度为200至300厘米，通讯速率能保证50Mbit/s，整个系统功能分散，数字外设通过PCI卡与计算机实现高速数字通讯。
技术实现思路
本技术提供了一种基于计算机PCI总线的高速数据通讯通用接口，满足数字外设与计算机间的高速通讯的要求。本技术采用的技术方案是：包括PCI通讯接口，PCI总线接口电路，CPLD可编程逻辑电路，传输阻抗匹配电路，电源变换电路。PCI总线接口电路经引出线分别与PCI通讯接口，CPLD可编程逻辑电路，传输阻抗匹配电路连接；PCI通讯接口的+5V电源经电源变换电路输出3.3V电源与PCI总线接口电路，CPLD可编程逻辑电路，传输阻抗匹配电路连接，PCI通讯接口经计算机的PCI插槽与计算机连接。1)PCI通讯接口：一端与计算机PCI插槽连接，另一端通过PCI_AD[31:0]总线与PCI总线接口电路相连；2)PCI总线接口电路：包括PCI总线I/O加速器PCI9054芯片U1，有源晶振U3，PCI9054芯片I/O口的上拉电阻、下拉电阻，电源保护电路电容C32，C33，C34，C35，C36，C37，C38，C39，C40，C41；PCI9054芯片的数据总线LD[15:0]；地址总线LA[31:2]；复位信号线LRESETo；读写控制线LW/R和其它控制线LREADY、LHOLD、LHOLDA、LADS、LBLAST，LINT与M4A3-192/96CPLD可编程逻辑电路相连；PCI9054芯片的数据总线LD[15:0]；控制数据总线方向信号线LD_DIR与传输阻抗匹配电路相连。3)CPLD可编程逻辑电路：包括LATTICE的M4A3-192/96；CPLD可编程-->逻辑电路和传输阻抗匹配电路相连的信号线：两个数字信号处理器DSP的片选信号线HCS_DSP0和HCS_DSP1；读写DSP的HPI口的读写控制信号线HRW、HWIL、HDS1_DSP0、HDS2_DSP0、HDS1_DSP1、HDS2_DSP1；DSP的HPI口寄存器地址选择线HCNTL0和HCNTL1；读写DSP的HPI口的忙闲信号线HRDY_DSP0和HRDY_DSP1；DSP中断信号线HINT_DSP0。4)传输阻抗匹配电路：包括传输电缆匹配电阻网络和50芯传输电缆插座；5)电源变换电路：主要包括电压变换芯片TPS70302，调压电阻R92、R96和R95、R140，保护电阻R99、由电容C26，C28，C27，C29，C30，C31组成的稳压电路。本技术结合了传统PCI总线技术与传输阻抗匹配技术，提供了一种适用数字外设与计算机之间距离较远情况的高速通讯接口。在PCI总线协议框架下，通过软件的支持，在通常的场合下，数字外设可以方便快捷的接入PCI数据通讯接口卡上，与计算机实现准确快速的通讯。本技术与
技术介绍
相比，具有的有益效果是：1)通过这种通讯接口，数字信号分析仪与计算机的最远距离，在保证传输速率不受到影响的前提下，由通常的20至30厘米增加到200至300厘米，便于工业现场的数据传输；2)结构简洁紧凑，实现数字信号与计算机之间的高速传输；3)应用广泛，可适用于很多工业现场使用的数据采样、数字信号分析仪器附图说明图1是本技术的结构框图；图2是PCI总线接口原理图；图3是CPLD可编程逻辑电路原理图；图4是传输阻抗匹配电路原理图；图5是PCI通讯接口电路原理图；图6是电源变换电路原理图。具体实施方式如图1所示，本技术的结构框图由附图1给出。包括PCI通讯接口1，PC总线接口电路2，CPLD可编程逻辑电路3，传输阻抗匹配电路4，电源变换电路5。PCI总线接口电路2经引出线分别与PCI通讯接口1，CPLD可编程逻辑电路3，传输阻抗匹配电路4连接；PCI通讯接口1的+5V电源经电源变换电路5输出3.3V电源与PCI总线接口电路2，CPLD可编程逻辑电路3，传输阻抗-->匹配电路4连接，PCI通讯接口1经计算机的PCI插槽与计算机连接。如图2所示，PCI总线接口电路：包括PCI9054，有源晶振。这个电路主要实现PCI总线协议接口电路。有源晶振用于向PCI9054提供时钟频率。PCI9054的MODE1和MODE0接地。PCI9054芯片和PCI系统总线相连的信号线：1.CLOCK线：PCI CLK，它提供PCI总线时钟。2.复位线：PCI RST，它提供PCI总线复位。3.地址和数据总线：PCI AD[31:0]和PCI C/BE[3:0]。4.控制线：PCI FRAME、PCI IRDY、PCI TRDY、PCI STOP、PCI DEVSEL、PCI IDSEL。5.错误报告线：PCI PERR、PCI SERR。6.仲裁线：PCI REQ、PCI GNT。7.中断线：PCI INTA。PCI9054芯片的Local Bus和M4A3-192/96(CPLD可编程逻辑电路)相连。有源晶振输出和PCI9054芯片的LCLK相连，给Local Bus提供时钟。如图3所示：FPGA可编程逻辑电路：采用LATTICE的M4A3-192/96芯片。FPGA和PCI9054相连的信号线：数据总线LD[15:0]；地址总线LA[31:2]；复位信号线LRESETo；读写控制线LW/R和其它控制线LREADY、LHOLD、LHOLDA、LADS、LBLAST，LINT。FPGA工作时钟由LCLK输入。FPGA和收发驱动电路相连的信号线：两个DSP的片选信号线HCS DSP0和HCS DSP1；读写DSP的HPI口的读写控制信号线HRW、HWIL、HDS1 DSP0、HDS2 DSP0、HDS1 DSP1、HDS2 DSP1；DSP的HPI口寄存器地址选择线HCNTL0和HCNTL1；读写DSP的HPI口的忙闲信号线HRDY DSP0和HRDY DSP1；DSP中断信号线HINT DSP0。JTAG接口，用于CPLD程序的下载。如图4所示：传输阻抗匹配电路：包括传输电缆匹配电阻网络和50芯传输电缆插座。与PCI9054芯片相连的是数据总线LD[15:0]；控制数据总线方向信号线LD DIR。阻抗匹配电路由串联电阻构成，目的是减少传输电缆对信号的反射。如图5所示：PCI通讯接口接口，通过PCI系统总线与计算机连接。如图6所示：电源变换电路：主要包括电压变换芯片TPS70302，调压电阻R92、R96和R95、R140，保护电阻R99。将PCI系统总线的5V输入转换为两路3.3V，给整个PCI卡供电。下面对本技术的具体工作过程说明：1.设备接入。把PCI卡插入计算机的PCI插槽中，启动计算机，计算机会自动-->2本文档来自技高网...

【技术保护点】
一种ＰＣＩ总线的高速数据通讯接口卡，其特征在于：包括ＰＣＩ通讯接口（１），ＰＣＩ总线接口电路（２），ＣＰＬＤ可编程逻辑电路（３），传输阻抗匹配电路（４），电源变换电路（５）；ＰＣＩ总线接口电路（２）经引出线分别与ＰＣＩ通讯接口（１），ＣＰＬＤ可编程逻辑电路（３），传输阻抗匹配电路（４）连接；ＰＣＩ通讯接口（１）的＋５Ｖ电源经电源变换电路（５）输出３．３Ｖ电源与ＰＣＩ总线接口电路（２），ＣＰＬＤ可编程逻辑电路（３），传输阻抗匹配电路（４）连接，ＰＣＩ通讯接口（１）经计算机的ＰＣＩ插槽与计算机连接。

【技术特征摘要】
1、一种PCI总线的高速数据通讯接口卡，其特征在于：包括PCI通讯接口(1)，PCI总线接口电路(2)，CPLD可编程逻辑电路(3)，传输阻抗匹配电路(4)，电源变换电路(5)；PCI总线接口电路(2)经引出线分别与PCI通讯接口(1)，CPLD可编程逻辑电路(3)，传输阻抗匹配电路(4)连接；PCI通讯接口(1)的+5V电源经电源变换电路(5)输出3.3V电源与PCI总线接口电路(2)，CPLD可编程逻辑电路(3)，传输阻抗匹配电路(4)连接，PCI通讯接口(1)经计算机的PCI插槽与计算机连接。2、根据权利要求1所述的一种PCI总线的高速数据通讯接口卡，其特征在于：1)PCI通讯接口(1)：一端与计算机PCI插槽连接，另一端通过PCI_AD[31:0]总线与PCI总线接口电路(2)相连；2)PCI总线接口电路(2)：包括PCI总线I/O加速器PCI9054芯片U1，有源晶振U3，PCI9054芯片I/O口的上拉电阻、下拉电阻，电源保护电路电容C32，C33，C34，C35，C36，C37，C38，C39，C40，C41；PCI9054芯片的数据总线LD[15:0]；地址总线LA[31:2]；复位信号线LRESETo；读写...

【专利技术属性】
技术研发人员：贺惠农，
申请(专利权)人：杭州忆恒科技有限公司，
类型：实用新型
国别省市：86[中国|杭州]