本发明专利技术揭示一种Ｉ２Ｃ总线兼容装置，其在用作时钟主控器时包括瞬时有源上拉Ｉ２Ｃ（“ＴＡＰ－Ｉ２Ｃ”）逻辑模块，所述逻辑模块具有耦合于正电源电压与所述Ｉ２Ｃ总线上的相应串行数据（“ＳＤＡ”）及串行时钟（“ＳＣＬ”）线路之间的高侧驱动器晶体管，例如，Ｐ沟道场效晶体管（ＦＥＴ）。用于所述ＳＤＡ及ＳＣＬ线路的高侧输出驱动器晶体管由所述ＴＡＰ Ｉ２Ｃ逻辑模块依序启动达短暂周期以在其低到高逻辑电平转变期间首先对所述ＳＤＡ线路的电容进行预充电且接着对所述ＳＣＬ线路的电容进行预充电。对Ｉ２Ｃ总线线路的电容进行预充电还将使所有Ｉ２Ｃ兼容装置的总线传送操作加速，这是因为通过低阻抗有源上拉驱动器晶体管对所述Ｉ２Ｃ总线线路的所述电容进行充电将比通过无源上拉电阻器快得多。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及IC间(I2C)总线兼容装置，且更明确地来说涉及改进I2C总线协议速 度及I2C总线兼容装置的平均功率消耗。
技术介绍
由于曾需要将集成电路(IC)装置与简单低成本总线布置互连在一起，因此荷兰 皇家飞利浦电子研发了一种简单的双向双导线总线以用于有效的IC间控制。此总线被称 为IC间或I2C总线。所有I2C总线兼容装置均并入有芯片上接口，所述芯片上接口允许I2C 总线兼容装置经由所述I2C总线彼此直接通信。所述I2C总线使用取决于无源上拉电阻器 的开路集电器(漏极)布置以克服所连接的总线电容。因此，对总线电容进行充电到逻辑 高具有时间常数，例如RC时间常数，所述时间常数由所连接的上拉电阻与总线电容的组合 确定。较快的总线速度需要具有用于给定总线电容的较低电阻的上拉电阻器，但较低电阻 增加所述I2C总线兼容装置的平均功率需求。出于所有目的，将荷兰皇家飞利浦电子的I2C 总线规范1. 0-1992版本、2. 0-1998版本及2. 1-2000版本以引用方式并入本文中。
技术实现思路
需要一种在利用所述I2C总线时增加I2C总线速度同时减少I2C总线兼容装置的 平均功率消耗的方式。根据本专利技术的教示，一种I2C总线兼容装置在用作时钟主控器时可包 括瞬时有源上拉i2c(“tap-i2c”)模块，所述模块具有耦合于正电源电压(例如，Vdd)与所 述I2C总线上的相应串行数据(“SDA”)及串行时钟(“SCL”)线路之间的高侧驱动器晶体 管(例如，P沟道场效晶体管(FET))。用于所述SDA及SCL线路的高侧输出驱动器晶体管 由所述TAP I2C模块依序启动达短暂周期以在低到高逻辑电平转变期间首先对所述SDA线 路的电容进行预充电且接着对所述SCL线路的电容进行预充电。对所述I2C总线线路的所 述电容进行预充电将使在常开漏极(电阻上拉)I2C总线上连接到其的所有I2C兼容装置的 总线传送操作加速，这是因为当使用TAP-I2C脉冲时在低到高逻辑电平转变期间的电压电 平上升时间比仅取决于所述I2C总线的RC时间常数短如此多。假设其它装置未由于其它原因(例如，内部逻辑速度约束)而被限制速度，则I2C 装置，甚至未装备有TAP-I2C模块增强的那些I2C装置也将借此加速，甚至加速到5到IOMHz 的速度。在预充电脉冲周期之后，输出I2C总线驱动器再继续其常开漏极布置，此允许上拉 电阻器仅维持所述I2C总线的SCL及SDA线路上的电压(电荷)。除了对所述总线进行预充电之外，TAP-I2C模块还可减少对所述I2C总线的SCL及 SDA线路上的额外外部上拉电阻器的需要。由于此原因，所述I2C总线的SDA及SCL线路上 的上拉电阻器的电阻值可在电阻值上增加，因此减少所有所连接的I2C总线兼容装置的功 率消耗。在现有技术I2C系统中，较快的数据传送应用需要较强(较低电阻值)上拉电阻 器来更快地对I2C总线线路(SDA及SCL)进行充电(RC时间常数)，此形成I2C总线兼容装 置操作期间的较高功率需求。然而，根据本专利技术的教示，上拉电阻器现在仅用于维持逻辑电平状态，而不用于在转变到逻辑高期间大致对总线电容进行充电。根据本专利技术的具体实例性实施例，一种用于快速地对I2C总线线路进行充电的设 备包括第一延时电路；第二延时电路；SDA线路驱动器，其耦合到I2C总线的SDA线路；SCL 线路驱动器，其耦合到所述I2C总线的SCL线路；其中所述第一延时电路在检测到处于第一 逻辑电平的内部SDA信号之后即刻产生第一脉冲，所述第一脉冲具有第一脉冲持续时间， 所述第二延时电路在检测到所述第一脉冲的完成且检测到处于所述第一逻辑电平的内部 SCL信号之后即刻产生第二脉冲，所述第二脉冲具有第二脉冲持续时间，所述第一脉冲持续 时间短于所述内部SDA信号的持续时间；所述第二脉冲持续时间短于所述内部SCL信号的 持续时间；且借此所述SDA线路驱动器在所述第一脉冲持续时间期间通过低阻抗电路对 SDA线路电容进行充电，且所述SCL线路驱动器在所述第二脉冲持续时间期间通过低阻抗 电路对SCL线路电容进行充电。根据本专利技术的另一具体实例性实施例，一种用于快速地对I2C总线线路进行充电 的方法包括以下步骤在检测到处于第一逻辑电平的内部SDA信号之后即刻产生第一脉 冲，所述第一脉冲具有第一脉冲持续时间；在检测到所述第一脉冲的完成且检测到处于所 述第一逻辑电平的内部SCL信号之后即刻产生第二脉冲，所述第二脉冲具有第二脉冲持续 时间；在所述第一脉冲持续时间期间对I2C总线的SDA线路电容进行充电；及在所述第二脉 冲持续时间期间对所述I2C总线的SCL线路电容进行充电。附图说明通过结合附图参照下文描述可获得对本专利技术揭示内容的更全面理解，其中图1是典型I2C数据传送的示意性时序图；图2是未使用瞬时有源脉冲(TAP)的输出驱动器及所得输出逻辑电平转变上升时 间波形的示意图；图3是根据本专利技术教示的使用瞬时有源脉冲(TAP)的输出驱动器及所得输出逻辑 电平转变上升时间波形的示意图；图4A及4B分别是根据本专利技术教示的用于运算估值的试验测试TAP-I2C逻辑电路 的示意性逻辑图及时序图；图5是在停用TAP特征的情形下图4A中所示的电路的输出逻辑电平转变的电压 对时间波形；图6是在启用TAP特征的情形下图4A中所示的电路的输出逻辑电平转变的电压 对时间波形；图7是在启用TAP特征的情形下以约5MHz运行的图4A中所示的电路的输出逻辑 电平转变的电压对时间波形；图8是根据本专利技术的具体实例性实施例的TAP-I2C逻辑模块的管线式SCL实施方 案的示意性逻辑图；图9是图8中所示的TAP-I2C逻辑模块的操作的示意性时序图；图10是根据本专利技术教示的使用TAP-I2C逻辑时I2C总线的信号线路上的信号上升 时间对电容负载的曲线图；及图11是根据本专利技术教示的并入有图8中所示的TAP-I2C逻辑模块的TAP-I2C系统的示意性框图。尽管本专利技术易于作出各种修改及替代形式，但已在图式中显示且在本文中详细描 述其具体实例性实施例。然而，应理解，本文中对具体实例性实施例的描述并非打算将本发 明限制于本文所揭示的特定形式，而是相反，本专利技术打算涵盖如所附权利要求书所界定的 所有修改及等效形式。具体实施例方式现在参照所述图式，其示意性地图解说明实例性实施例的细节。图式中的相同元 件将由相同编号来表示，且类似元件将由带有不同小写字母后缀的相同编号来表示。参照图1，其描绘典型I2C数据传送的示意性时序图。在SCL线路的上升逻辑电平 边缘上对SDA线路的逻辑电平进行抽样。由于I2C总线规范指定具有上拉电阻器的开路集 电器(漏极)驱动器，因此逻辑电平改变的上升边缘取决于所述上拉电阻器的电阻及SDA 与SCL总线线路的电容。参照图2，其描绘未使用瞬时有源脉冲(TAP)的输出驱动器及所得输出逻辑电平 转变上升时间波形的示意图。图2中图解说明此RC时间常数(例如，上拉电阻器206及线 路电容208)控制上升时间210，其中P沟道FET 202始终保持在关断状态中。参照图3，其描绘根据本专利技术教示的使用瞬时有源脉冲(TAP)的输出驱动器及所 得输出逻辑电平转变上升时间波形的示意图。当引入瞬时有源脉冲(TAP)204以控制P本文档来自技高网...
【技术保护点】
一种用于快速地对Ｉ↑［２］Ｃ总线线路进行充电的设备，其包括： 第一延时电路； 第二延时电路； ＳＤＡ线路驱动器，其耦合到Ｉ↑［２］Ｃ总线的ＳＤＡ线路； ＳＣＬ线路驱动器，其耦合到所述Ｉ↑［２］Ｃ总线的ＳＣＬ线路； 其中： 所述第一延时电路在检测到处于第一逻辑电平的内部ＳＤＡ信号之后即刻产生第一脉冲，所述第一脉冲具有第一脉冲持续时间， 所述第二延时电路在检测到所述第一脉冲的完成且检测到处于所述第一逻辑电平的内部ＳＣＬ信号之后即刻产生第二脉冲，所述第二脉冲具有第二脉冲持续时间， 所述第一脉冲持续时间短于所述内部ＳＤＡ信号的持续时间； 所述第二脉冲持续时间短于所述内部ＳＣＬ信号的持续时间；且借此： 所述ＳＤＡ线路驱动器在所述第一脉冲持续时间期间通过低阻抗电路对ＳＤＡ线路电容进行充电，且 所述ＳＣＬ线路驱动器在所述第二脉冲持续时间期间通过低阻抗电路对ＳＣＬ线路电容进行充电。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：维恩斯蒂芬斯，布雷特沃尔特斯，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：US[美国]
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