串/并接口逻辑电路以及使用该逻辑电路的微控制器系统技术方案

一种微控制器系统包括：具有至少一条并行输入／输出总线和一个串行数据口的微控制器；具有一个串行数据口的串／并接口逻辑电路，一条并行地址总线，和一条并行数据总线，该串行数据口与微控制器的串行数据口联系，在微控制器串行数据口上传递的第一数据值出现在并行数据总线上，串／并接口逻辑电路在其并行地址总线上提供地址；和总线设备，用于接收串／并接口逻辑电路的并行地址总线上的地址，总线设备访问数据总线，以便传递并行数据值。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术总的来说涉及嵌入式控制器系统，更具体地说涉及在嵌入式控制器系统中的串并总线接口。在采用嵌入式微控制器的系统中，对微控制器的可用的I/O引脚和设备上的存储器的限制造成对系统设计的难以接受的制约。可用的I/O引脚的数量限制了能够被微控制器访问的地址空间的大小。还限制了地址空间中的总线设备的大小和数量。这不仅限制了软件和数据可用的存储器的容量，而且限制了微控制器可访问的外部设备。此外，设备上的非易失性存储器容量一般非常有限，这使得外部存储器中对操作软件的存储显得非常重要。微控制器通常是一次性可编程(“OTP”)器件，因此一旦将软件装入芯片上的非易失性存储器后，就不能修改。在不更换微控制器芯片的情况下，不能更新系统软件。因此，需要将系统软件存储在外部存储器空间中的非易失性可编程存储器中。然后，更新系统软件可以通过将新的软件下载到非易失性存储器中。然而，将系统软件存储在外部存储器空间中而不是存储在芯片中也有I/O引脚的数量受到限制的问题。因此，需要有一种将微控制器与包含其操作软件的非易失性存储器接口的方法和电路，于是在不超过微控制器的引脚数目的情况下，通过将新的软件下载到非易失性存储器中能够很容易地更新软件。本专利技术采用与串并双向总线接口(以下称为串/并接口)相关的微控制器上的串行口实现上述目的。串/并接口接收来自微控制器的串行循环，然后将它们变成非易失性存储器能够识别的循环，非易失性存储器是一个并行的总线设备。表示将被下载的代码的数据被计时，从微控制器的串行口到串/并接口。串/并接口将该数据送至其并行数据总线，使数据读入串/并接口的地址空间中的非易失性存储器。采用与串/并接口相关的微控制器中的串行口的优点在于使微控制器上的有限的输入/输出(“I/O”)引脚能够为并行总线设备所用，其中包括需要由微控制器实时访问的随机存取存储器(“RAM”)。本专利技术的另一优点是能够使系统软件动态地更新。在操作过程中，微控制器在其系统软件的控制下运行，该系统软件被存储在一个微控制器的I/O口的地址空间的RAM中。操作码在开始时通过串/并接口和微控制器串行口从非易失性存储器装入RAM中。然后更新的软件可以通过微控制器串行口下载到非易失性存储器，同时微控制器在RAM中的软件码的控制下运行。以这种方式可以实现本专利技术的另一目的。为了最大限度地增加微控制器串行口和非易失性存储器之间传递的数据，就需要最大限度地减少微控制器和串/并接口之间的联系。本专利技术是通过将逻辑电路包括在串/并接口中以便控制数据流来实现的。为了更好地理解本专利技术，以上简要地叙述了本专利技术的特征和优点。本领域的一般技术人员应理解，在不脱离本专利技术的精神和范围的情况下可对本专利技术做各种改进。下面结合附图描述本专利技术，附图中附图说明图1是采用本专利技术的微控制器系统的一个实施例的框图；图2是本专利技术的串/并接口的一个实施例的框图；图3是本专利技术的串/并接口的另一个实施例的框图；图4是图3的行、列/计数状态的流程图；和图5是图3的读/写状态的流程图。在以下的描述中，提供具体的细节是为了易于理解本专利技术。在以下描述中省略了对理解本专利技术不是必要的内容和属于本领域的一般技术人员的普通常识的内容。当处理“实际高”和“实际低”的逻辑信号的混合时，为了避免混淆采用了术语“要求”和“求反”以及各种合乎规则的形式。“要求”是指逻辑信号有效或逻辑真状态，“求反”是指逻辑信号无效或逻辑假状态。下面参看附图，其中相同或类似的部分用相同的参考号表示。本专利技术解决了微控制器系统中的引脚方面的问题，下面还将详细描述操作软件的动态更新。参照图1，图中画出了根据本专利技术的一个实施例的微控制器系统100。微控制器101通过三条信号线，即复位线111、串行时钟线112和Rx/TxD线113，与串/并接口102联系。由复位线111上的信号起动对并行总线设备103下载数据或对并行总线设备103装载数据的操作。取决于操作，或将来自微控制器101串行口的串行数据计时，或将去微控制器101串行口的串行数据计时。串行数据在双向串行数据线Rx/TxD线113上的微控制器101双向串行口和串/并接口102之间交换。微控制器101的串行时钟通过串行时钟线112被送至串/并接口102。在卸载时，或写操作时，通过串/并接口102接收串行数据，并提供给并行双向数据总线122。数据总线122是m位的并行数据线，其中m是预定的整数位。相反，在装载时，或读操作时，总线设备103建立向双向数据总线122上的微控制器101发送的数据，该数据由串/并接口102接收。对来自Rx/TxD线113上的串/并接口102的数据定时，该数据是在微控制器101串行口上接收的。或写或读数据的地址提供给地址线121上的串/并接口102。地址线121是n位地址总线，其中n是预定的整数位。当采用读/写(“R/W”)控制总线123执行读或写操作时，串/并接口102通知总线设备103。串/并接口102可以访问一个以上的总线设备。在这样的实施例中，R/W控制总线123将在它的一条线上采用一个芯片选择信号。芯片选择操作和电路对本领域的一般技术人员是能够理解的。在本专利技术的一个实施例中，总线设备103可以用存储器来实现，包括非易失性存储器，或外部总线设备。此外应注意的是，总线设备103可以是通过并行总线联系的数据处理系统中的任何设备。微控制器系统100还可以包括其它总线设备，如在微控制器101的地址空间中的总线设备104。向并行数据总线142上的总线设备104传输或从中接收数据，由微控制器101的地址总线141提供读或写操作的地址。微控制器101通过要求读/写总线143通知总线设备104进行读或写操作。为了更好地理解本专利技术，可以参看图2，图2表示串/并接口102的一个实施例。操作由微控制器101(图2中未示出)要求复位线111开始。根据复位线111上的信号，控制逻辑电路207通过要求接口复位线272，使地址逻辑电路203和时序逻辑电路201复位。然后微控制器101对地址线121上的将被要求的初始n位地址定时。初始n位地址对应将要被装载或下载的第一数据块的位置。该地址被时序逻辑电路201产生的寄存器时钟211定时，送入移位寄存器202。时序逻辑电路201在串行时钟112上接收来自微控制器101的串行时钟。寄存器时钟211与串行时钟112同步。微控制器101可以将初始地址一字节一字节地传送。在本实施例中，微控制器101顺序地传送地址的字节，直到n位地址传送完毕。时序逻辑电路201累加串行时钟周期。接收n位以后，时序逻辑电路201通过要求地址锁存212，将出现在移位寄存器202上的并行总线221上的地址锁存入地址逻辑电路203。并行总线221的长度是Z位，其中Z是预定的整数。传送初始地址以后，微控制器101发送一个命令字节。控制逻辑电路207在串行时钟线112上接收来自微控制器101的串行时钟。它累加时钟周期，直到命令字节的八位被定时。然后，锁存命令字节，该命令字节是在移位寄存器202的并行总线221上接收的。命令字节的第一位的状态确定是进行读操作还是进行写操作。控制逻辑电路207利用这一判断建立读/写允许线271的状态。根据读/写允许线271的状态，输入数据缓冲器205和输出数据缓冲器本文档来自技高网...

【技术保护点】
一种微控制器系统包括： 具有至少一条并行输入／输出（“Ｉ／Ｏ”）总线和一个串行数据口的微控制器； 串／并接口逻辑电路，具有一个串行数据口，一条并行地址总线，和一条并行数据总线，所述串行数据口用于与所述微控制器的所述串行数据口联系，其中在所述微控制器的所述串行数据口上传递的第一数据值作为一个并行数据值出现在所述并行数据总线上，所述串／并接口逻辑电路在所述串／并接口逻辑电路的所述并行地址总线上提供一个地址；以及 总线设备，用于接收所述串／并接口逻辑电路的所述并行地址总线上的所述地址，所述总线设备访问所述数据总线，以便传递所述并行数据值。

【技术特征摘要】
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【专利技术属性】
技术研发人员：古义明，TQ纽伊恩，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]