核心逻辑芯片制造技术

本发明专利技术涉及一种核心逻辑芯片，应用于一个人计算机系统中，该个人计算机系统中包括有一系统内存模块与一显示器，而该核心逻辑芯片上包括有下列电路构造：一原始内存控制电路，其发出一第一读写信号；一第一数据传输信道，信号连接于该原始内存控制电路与该系统内存模块的第一部分之间，其将该第一读写信号传输至该系统内存模块的第一部分；一绘图加速器，信号连接于该显示器，其进行影像数据的处理后输出至该显示器；一备用内存控制电路，信号连接于该绘图加速器，其响应该绘图加速器的控制而发出一第二读写信号；以及一第二数据传输信道，信号连接于该备用内存控制电路与该系统内存模块的第二部分之间，其将该第二读写信号传输至该系统内存模块的第二部分。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及计算机硬件，特别涉及一种核心逻辑芯片，尤指应用于个人计算机系统中的多数据传输信道的核心逻辑芯片。而于系统内存13与北桥芯片11间的常用内存总线构造属于单信道架构，目前常见的数据宽度为64位。然而，随着系统内存13与北桥芯片11间传输数据量的日益增加，常用的单信道内存总线架构已逐渐无法应付实际数据传输的频宽需求，更加上在整合图形芯片组的架构中，该内存总线的数据传输频宽尚需与绘图加速器141共享，因此频宽不足的情况更是严重。而如何改善上述常用构造的缺陷，为发展本专利技术的主要目的。本专利技术为一种核心逻辑芯片，应用于一个人计算机系统中，该个人计算机系统中包括有一系统内存模块与一显示器，而该核心逻辑芯片上包括有下列电路构造一原始内存控制电路，其发出一第一读写信号；一第一数据传输信道，信号连接于该原始内存控制电路与该系统内存模块的第一部分之间，其将该第一读写信号传输至该系统内存模块的第一部分；一绘图加速器，信号连接于该显示器，其进行影像数据的处理后输出至该显示器；一备用内存控制电路，信号连接于该绘图加速器，其响应该绘图加速器的控制而发出一第二读写信号；以及一第二数据传输信道，信号连接于该备用内存控制电路与该系统内存模块的第二部分之间，其将该第二读写信号传输至该系统内存模块的第二部分。根据上述构想，本专利技术所述的核心逻辑芯片，其中该系统内存模块的第二部分包括—画面缓冲器。根据上述构想，本专利技术所述的核心逻辑芯片，其中该系统内存模块为一动态随机存取内存模块。根据上述构想，本专利技术所述的核心逻辑芯片，其中该第一数据传输信道与该第二数据传输信道分别为独立运作的两数据总线。本专利技术还公开了一种核心逻辑芯片，应用于一个人计算机系统中，该个人计算机系统中包括有一系统内存模块与一显示器，而该核心逻辑芯片上包括有下列电路构造一绘图加速器，信号连接于该显示器，其进行影像数据的处理后输出至该显示器；一原始内存控制电路，信号连接于该绘图加速器，其响应该绘图加速器的控制而发出一第一读写信号；一第一数据传输信道，信号连接于该原始内存控制电路与该系统内存模块之间，其将该第一读写信号传输至该系统内存模块；一备用内存控制电路，电连接于该绘图加速器，其响应该绘图加速器的控制而发出一第二读写信号；以及一第二数据传输信道，信号连接于该备用内存控制电路与该系统内存模块之间，其将该第二读写信号传输至该系统内存模块，而该第一读写信号与该第二读写信号组合成一总读写信号。根据上述构想，本专利技术所述的核心逻辑芯片，其中该系统内存模块中包括一画面缓冲器。根据上述构想，本专利技术所述的核心逻辑芯片，其中该系统内存模块为一动态随机存取内存模块。根据上述构想，本专利技术所述的核心逻辑芯片，其中该第一数据传输信道与该第二数据传输信道组合成共同运作的一总数据总线。各组件列示如下 具体实施方式请参见图2，其为一本专利技术对于核心逻辑芯片所发展出来的第一较佳实施例示意图，本专利技术的核心逻辑芯片主要为一整合有绘图加速器的北桥芯片，因此，绘图加速器211已被整合到北桥芯片21中。而由于芯片本身的面积够大，因此在不影响芯片本身制作成本下，还可于一原始内存控制电路212外，再复制另一组备用内存控制电路213提供备用。其中原始内存控制电路212通过一第一内存总线221所完成的数据传输信道来与系统内存模块23完成连接，而为能改善常用的单信道内存总线架构传输频宽过小的缺陷，本实施例将备用内存控制电路213再另外设置一第二内存总线222所完成的另一数据传输信道来与系统内存模块23完成连接。如此一来，第一内存总线221与第二内存总线222将组成一双倍频宽的内存总线，使得绘图加速器211可共同通过双倍频宽的内存总线发出双倍数据宽度的读写信号(目前常见的数据宽度为64位，而双倍数据宽度则为128位)来对系统内存模块23中的画面缓冲器231来进行存取动作。因此，即使核心逻辑芯片本身与内嵌其中的绘图加速器211共享该内存总线，也不会有频宽不足的问题。另外，为能有效增加绘图加速器211的频宽，本专利技术发展出如图3所示的第二较佳实施例示意图，本实施例的核心逻辑芯片亦为一整合有绘图加速器的北桥芯片，与第一实施例不同处在于第二内存总线222供备用内存控制电路213与定义于系统内存模块23中的一特定内存区块(通常为画面缓冲器231)所专用。如此一来，绘图加速器211将可通过专用的内存总线来对系统内存模块23中的画面缓冲器231来进行存取动作，不会与该核心逻辑芯片本身抢原来的内存总线频宽，也可有效降低原本频宽不足的现象，进而达成发展本专利技术的主要目的。虽然本专利技术已以较佳实施例公开，然其并非用以限定本专利技术，任何本领域的普通技术人员，在不脱离本专利技术的精神和范围内，可作些等效更动与润饰，因此本专利技术的保护范围以权利要求为准。权利要求1.一种核心逻辑芯片，应用于一个人计算机系统中，其特征在于，该个人计算机系统中包括有一系统内存模块与一显示器，而该核心逻辑芯片上包括下列电路一原始内存控制电路，其发出一第一读写信号；一第一数据传输信道，信号连接于该原始内存控制电路与该系统内存模块的第一部分之间，其将该第一读写信号传输至该系统内存模块的第一部分；一绘图加速器，信号连接于该显示器，其进行影像数据的处理后输出至该显示器；一备用内存控制电路，信号连接于该绘图加速器，其响应该绘图加速器的控制而发出一第二读写信号；以及一第二数据传输信道，信号连接于该备用内存控制电路与该系统内存模块的第二部分之间，其将该第二读写信号传输至该系统内存模块的第二部分。2.如权利要求1所述的核心逻辑芯片，其特征在于，该系统内存模块的第二部分包括一画面缓冲器。3.如权利要求1所述的核心逻辑芯片，其特征在于，该系统内存模块为一动态随机存取内存模块。4.如权利要求1所述的核心逻辑芯片，其特征在于，该第一数据传输信道与该第二数据传输信道分别为独立运作的两数据总线。5.一种核心逻辑芯片，应用于一个人计算机系统中，该个人计算机系统中包括有一系统内存模块与一显示器，其特征在于，该核心逻辑芯片上包括有下列电路一绘图加速器，信号连接于该显示器，其进行影像数据的处理后输出至该显示器；一原始内存控制电路，信号连接于该绘图加速器，其响应该绘图加速器的控制而发出一第一读写信号；一第一数据传输信道，信号连接于该原始内存控制电路与该系统内存模块之间，其将该第一读写信号传输至该系统内存模块；一备用内存控制电路，电连接于该绘图加速器，其响应该绘图加速器的控制而发出一第二读写信号；以及一第二数据传输信道，信号连接于该备用内存控制电路与该系统内存模块之间，其将该第二读写信号传输至该系统内存模块，而该第一读写信号与该第二读写信号组合成一总读写信号。6.如权利要求5所述的核心逻辑芯片，其特征在于，该系统内存模块中包括一画面缓冲器。7.如权利要求5所述的核心逻辑芯片，其特征在于，该系统内存模块为一动态随机存取内存模块。8.如权利要求5所述的核心逻辑芯片，其特征在于，该第一数据传输信道与该第二数据传输信道组合成共同运作的一总数据总线。全文摘要本专利技术涉及一种核心逻辑芯片，应用于一个人计算机系统中，该个人计算机系统中包括有一系统内存模块与一显示器，而该核心逻辑芯片上包括有下列电路构造一原始内存控制电路本文档来自技高网...

【技术保护点】
一种核心逻辑芯片，应用于一个人计算机系统中，其特征在于，该个人计算机系统中包括有一系统内存模块与一显示器，而该核心逻辑芯片上包括下列电路：一原始内存控制电路，其发出一第一读写信号；一第一数据传输信道，信号连接于该原始内存控制电路与该 系统内存模块的第一部分之间，其将该第一读写信号传输至该系统内存模块的第一部分；一绘图加速器，信号连接于该显示器，其进行影像数据的处理后输出至该显示器；一备用内存控制电路，信号连接于该绘图加速器，其响应该绘图加速器的控制而发出一第二读 写信号；以及一第二数据传输信道，信号连接于该备用内存控制电路与该系统内存模块的第二部分之间，其将该第二读写信号传输至该系统内存模块的第二部分。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘智源，林吉星，林美龄，余嘉兴，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]