一种逻辑芯片的升级方法以及升级系统技术方案

本发明专利技术公开了一种逻辑芯片的升级方法，在检测到有外部设备接入时，连接器将外部设备提供的升级数据发送给所述逻辑芯片，并向开关控制电路发送第一低电平信号，以使数据缓冲器处于高阻态；逻辑芯片向所述开关控制电路发送第二高电平信号，以使数据缓冲器处于输出状态；在处于输出状态时，数据缓冲器向逻辑芯片发送主板芯片提供的升级数据。从而，在向逻辑芯片手动加载数据时，隔绝了主板芯片信号的影响。并且由于所有的操作均可以自动的完成，提高了逻辑芯片升级的效率，满足了大规模化生产的需求。同时本申请还提出了一种逻辑芯片的升级系统。

Method and system for upgrading logic chip

The invention discloses a method for upgrading logic chip, to detect external access equipment, the connector will upgrade the data provided by the external device is transmitted to the logic chip, and a control circuit to send the first low level signal to the switch, in order to make the data buffer in a high impedance state; logic chip to the switch control circuit send second high level signal to make the data buffer in the output state; in the output state, data buffer to upgrade the logic chip send the motherboard chip. Thus, when the data is loaded into the logic chip, the influence of the signal of the mainboard chip is isolated. Because all the operations can be completed automatically, the efficiency of the logic chip upgrade is improved, and the requirement of mass production is satisfied. At the same time, this paper also proposes a logic chip upgrade system.

【技术实现步骤摘要】

本专利技术涉及通信
，特别涉及一种逻辑芯片的升级方法，同时本申请还涉及一种逻辑芯片的升级系统。
技术介绍
逻辑芯片(如CPLD等)程序在线升级广泛应用在单板设计中，采用在线升级的方式可以显著提高生产效率和后期维护效率，降低设备成本，并且有助于提高设备的智能化。然而，在逻辑芯片程序在线升级的过程中，存在以下的问题：1、为了使单板能正常工作，在单板首次上电之前需要手动给逻辑芯片加载程序，但这时主板芯片(CPU)的信号会对手动加载有干扰。对此，现有技术的解决方案是在逻辑芯片和主板芯片之间加跳线防止主板芯片的干扰。2、主板芯片和逻辑芯片之间的数据传输，由于信号传输的时延或者主板芯片GPIO缺陷，使得JTAG信号在主板芯片和逻辑芯片之间可能存在时序不匹配的问题。对此，现有技术的做法是通过调试逻辑芯片外部的硬件电路参数，来控制信号传输的时延，进而实现JTAG信号在主板芯片和逻辑芯片之间时序的匹配。3、如果1种主控板对应多个背板，由于各个背板间缺乏相应的标识，使得在对不同背板逻辑首次在线加载时，主控板难以正确识别背板以至于不能首次正确加载逻辑。对此，现有技术的做法是在背板上放置一些产生背板ID的电阻网络，一般是通过电阻的上下拉组合来进行区分。比如，如果有4块背板，为了区分开来，一般最少需要有占用2个主板I/O口，4个电阻组合分别为00,01,10,11。如果有N块背板，最少需要占用n根主板I/O口，且需满足2n>N。4、随着目前主板芯片不断低压化，主板芯片的I/O口电压可能和逻辑芯片工作电压不匹配，这将会影响主板芯片与逻辑芯片的数据传输过程。对此，现有技术的做法是在主板芯片和逻辑芯片之间加上电平变换电路来使二者之间的电压达到匹配。申请人在实现本申请的过程中，发现现有技术中至少存在以下问题：1、在逻辑芯片和主板芯片之间加跳线来避免主板芯片信号干扰的方法，由于需要在现场操作时增加跳线，增加了操作工序，降低了升级的效率，不利于规模化的生产。2、采用调整试逻辑芯片外部的硬件电路参数来实现主板芯片和逻辑芯片之间时序匹配的方法，实现起来复杂，且时序控制不准确，只适应于小范围的调整。3、采用电阻网络产生背板标识ID的方法，由于产生背板ID的信号占用很多主板逻辑芯片的I/O口及主板和背板连接器PIN的数量，不利于扩展。4、在逻辑芯片和主板芯片之间电平变换电路来使二者之间的电压达到匹配的方法，由于需要增加电平变换电路，增加了升级的成本。因此，如何降低主板芯片的信号对手动加载程序有干扰，实现准确的向逻辑芯片手动加载程序，同时提高加载程序的效率，以及操作的简便性，成为本领域技术人员亟待解决的技术问题。
技术实现思路
本专利技术提供了一种逻辑芯片的升级方法，用以解决如何降低主板芯片的信号对手动加载程序有干扰，实现准确的向逻辑芯片手动加载程序，同时提高加载程序的效率，以及操作的简便性的问题。所述方法应用于包含主板芯片、逻辑芯片、数据缓冲器、连接器以及开关控制电路的升级系统中，所述逻辑芯片分别与所述主板芯片、所述数据缓存器以及所述连接器相连，所述开关控制电路分别与所述逻辑芯片、所述连接器以及所述数据缓冲器相连，所述方法至少包括：在检测到有外部设备接入时，所述连接器将所述外部设备提供的手动升级数据发送给所述逻辑芯片，并向所述开关控制电路发送第一低电平信号，所述第一低电平信号用于使所述开关控制电路截止，并向所述数据缓冲器发送第一高电平信号，所述第一高电平信号用于使所述数据缓冲器处于高阻态；所述逻辑芯片向所述开关控制电路发送第二高电平信号，所述第二高电平信号用于使所述开关控制电路导通，并向所述数据缓冲器发送第二低电平信号，所述第二低电平信号用于使所述数据缓冲器处于输出状态；在处于输出状态时，所述数据缓冲器向所述逻辑芯片发送所述主板芯片提供的在线升级数据。优选的，所述在线升级数据通过多路信号传输，在所述连接器向所述逻辑芯片发送所述在线升级数据之前，所述方法还包括：所述逻辑芯片接收所述主板芯片发送的所述多路信号；所述逻辑芯片根据预设的时间延迟向所述数据缓冲器发送所述多路信号，以使所述多路信号的时序不变。优选的，其特征在于，还包括：所述逻辑芯片接收从属逻辑芯片发送的标识信号；所述逻辑芯片根据所述标识信号的频率确定所述从属逻辑芯片的身份标识；所述逻辑芯片根据所述身份标识确定所述从属逻辑芯片的升级数据，并将所述从属逻辑芯片的升级数据发送给所述从属逻辑芯片。优选的，其特征在于：所述开关控制电路包含MOS管，所述MOS管的栅极分别与所述连接器和所述逻辑芯片相连，所述MOS管的漏极分别与输出电源和所述数据缓冲器相连，所述MOS管的源极接地。优选的，还包括：所述逻辑芯片将与所述主板芯片连接的区域的电压调整为所述主板芯片的工作电压；所述逻辑芯片将与所述数据缓冲器连接的区域的电压调整为与所述工作电压匹配的电压。相应的，本申请提出一种逻辑芯片的升级系统，包括主板芯片、逻辑芯片、数据缓冲器、连接器以及开关控制电路，所述逻辑芯片分别与所述主板芯片、所述数据缓存器以及所述连接器相连，所述开关控制电路分别与所述逻辑芯片、所述连接器以及所述数据缓冲器相连，其中：所述连接器，用于在检测到有外部设备接入时，将所述外部设备提供的手动升级数据发送给所述逻辑芯片，以及向所述开关控制电路发送第一低电平信号；所述逻辑芯片，用于向所述开关控制电路发送第二高电平信号；所述开关控制电路，用于在接收到第一低电平信号时将自身截止，并向所述数据缓冲器发送第一高电平信号，以及在接收到第二高电平信号时将自身导通，并向所述数据缓冲器发送第二低电平信号；所述数据缓冲器，用于在接收到第一高电平信号时，将自身的状态调整为高阻态，以及在接收到第二低电平信号时，将自身的状态调整为输出状态，并向所述逻辑芯片发送所述主板芯片提供的在线升级数据。优选的，所述在线升级数据通过多路信号传输，所述逻辑芯片还用于：接收所述主板芯片发送的所述多路信号；根据预设的时间延迟向所述数据缓冲器发送所述多路信号，以使所述多路信号的时序不变。优选的，还包括从属逻辑芯片，所述逻辑芯片还用于：接收所述从属逻辑芯片发送的标识信号；根据所述标识信号的频率确定所述从属逻辑芯片的身份标识；根据所述身份标识确定所述从属逻辑芯片的升级数据，并将所述从属逻辑芯片的升级数据发送给所述从属逻辑芯片。优选的，所述开关控制电路包含MOS管，所述MOS管的栅极分别与所述连接器和所述逻辑芯片相连，所述MOS管的漏极分别与输出电源和所述数据缓冲器相连，所述MOS管的源极接地。优选的，所述逻辑芯片还用于：将与所述主板芯片连接的区域的电压调整为所述主板芯片的工作电压；将与所述数据缓冲器连接的区域的电压调整为与所述工作电压匹配的电压。通过应用本申请的技术方案，在检测到有外部设备接入时，连接器将外部设备提供的手动升级数据发送给所述逻辑芯片，并向开关控制电路发送第一低电平信号，以使数据缓冲器处于高阻态；逻辑芯片向所述开关控制电路发送第二高电平信号，以使数据缓冲器处于输出状态；在处于输出状态时，数据缓冲器向逻辑芯片发送主板芯片提供的在线升级数据。从而，在向逻辑芯片手动加载数据时，隔绝了主板芯片信号的影响。并且由于所有的操作均可以自动的完成，提高了逻辑芯片升级的效率，满足本文档来自技高网...

【技术保护点】
一种逻辑芯片的升级方法，其特征在于，应用于包含主板芯片、逻辑芯片、数据缓冲器、连接器以及开关控制电路的升级系统中，所述逻辑芯片分别与所述主板芯片、所述数据缓存器以及所述连接器相连，所述开关控制电路分别与所述逻辑芯片、所述连接器以及所述数据缓冲器相连，所述方法至少包括：在检测到有外部设备接入时，所述连接器将所述外部设备提供的手动升级数据发送给所述逻辑芯片，并向所述开关控制电路发送第一低电平信号，所述第一低电平信号用于使所述开关控制电路截止，并向所述数据缓冲器发送第一高电平信号，所述第一高电平信号用于使所述数据缓冲器处于高阻态；所述逻辑芯片向所述开关控制电路发送第二高电平信号，所述第二高电平信号用于使所述开关控制电路导通，并向所述数据缓冲器发送第二低电平信号，所述第二低电平信号用于使所述数据缓冲器处于输出状态；在处于输出状态时，所述数据缓冲器向所述逻辑芯片发送所述主板芯片提供的在线升级数据。

【技术特征摘要】
1.一种逻辑芯片的升级方法，其特征在于，应用于包含主板芯片、逻辑芯片、数据缓冲器、连接器以及开关控制电路的升级系统中，所述逻辑芯片分别与所述主板芯片、所述数据缓存器以及所述连接器相连，所述开关控制电路分别与所述逻辑芯片、所述连接器以及所述数据缓冲器相连，所述方法至少包括：在检测到有外部设备接入时，所述连接器将所述外部设备提供的手动升级数据发送给所述逻辑芯片，并向所述开关控制电路发送第一低电平信号，所述第一低电平信号用于使所述开关控制电路截止，并向所述数据缓冲器发送第一高电平信号，所述第一高电平信号用于使所述数据缓冲器处于高阻态；所述逻辑芯片向所述开关控制电路发送第二高电平信号，所述第二高电平信号用于使所述开关控制电路导通，并向所述数据缓冲器发送第二低电平信号，所述第二低电平信号用于使所述数据缓冲器处于输出状态；在处于输出状态时，所述数据缓冲器向所述逻辑芯片发送所述主板芯片提供的在线升级数据。2.如权利要求1所述的方法，其特征在于，所述在线升级数据通过多路信号传输，在所述连接器向所述逻辑芯片发送所述在线升级数据之前，所述方法还包括：所述逻辑芯片接收所述主板芯片发送的所述多路信号；所述逻辑芯片根据预设的时间延迟向所述数据缓冲器发送所述多路信号，以使所述多路信号的时序不变。3.如权利要求1所述的方法，其特征在于，还包括：所述逻辑芯片接收从属逻辑芯片发送的标识信号；所述逻辑芯片根据所述标识信号的频率确定所述从属逻辑芯片的身份标识；所述逻辑芯片根据所述身份标识确定所述从属逻辑芯片的升级数据，并将所述从属逻辑芯片的升级数据发送给所述从属逻辑芯片。4.如权利要求1所述的方法，其特征在于：所述开关控制电路包含MOS管，所述MOS管的栅极分别与所述连接器和所述逻辑芯片相连，所述MOS管的漏极分别与输出电源和所述数据缓冲器相连，所述MOS管的源极接地。5.如权利要求2所述的方法，其特征在于，还包括：所述逻辑芯片将与所述主板芯片连接的区域的电压调整为所述主板芯片的工作电压；所述逻辑芯片将与所述数据缓冲器连接的...

【专利技术属性】
技术研发人员：刘世银，
申请(专利权)人：浙江宇视科技有限公司，
类型：发明
国别省市：浙江;33