基于布局环境的单元时序特征分析制造技术

本发明专利技术实施例涉及基于布局环境的单元时序特征分析。本发明专利技术实施例涉及一种由至少一个处理器执行的方法包含以下步骤。存取集成电路IC的布局，其中所述布局具有至少一个单元。基于所述单元的布局环境来确定所述单元的环境群组，其中所述环境群组与时序表相关联。对所述布局执行时序分析以根据所述时序表确定所述布局是否遵守时序约束规则。也提供一种系统，其包含：一或多个处理器，其包含用于实施所述方法的指令；及非暂时性计算机可读存储媒体，其包含用于实施所述方法的指令。其包含用于实施所述方法的指令。其包含用于实施所述方法的指令。

【技术实现步骤摘要】
基于布局环境的单元时序特征分析


[0001]本专利技术实施例涉及基于布局环境的单元时序特征分析。

技术介绍

[0002]在先进半导体技术中，装置大小的持续减小及日益复杂电路布置已使集成电路(IC)的设计及制造更具挑战性且昂贵。在现代电路设计方法论的流程中，所设计的电路在其经递送以供大量生产之前必须经测试以确认其符合设计规范及制造准则。如果并非不可能，那么数百万晶体管装置的此确认难以以有效且精确的方式手动完成。已引入电子设计自动化(EDA)工具以辅助设计并检修电子电路以提高设计效率且减少设计误差。此外，提供各种设计库以减少在电路中建置常用功能块的工作量。但是，尽管EDA工具已显著进步，但其在许多方面仍不令人满意。举例来说，库通常提供具有比必需更大的余量的参数以便适应尽可能多的互连条件且确保基于库制作的所制造电路正确地起作用。因此，可在能力、面积或性能方面以次优效率制作电路。因此，需要改进EDA辅助的设计流程以减少不必要设计余量，同时维持电路性能。

技术实现思路

[0003]本专利技术的实施例涉及一种方法，其由至少一个处理器执行，所述方法包括：存取集成电路(IC)的布局，所述布局包括至少一个单元；基于所述单元的布局环境来确定所述单元的环境群组，所述环境群组与时序表相关联；及对所述布局执行时序分析以根据所述时序表确定所述布局是否遵守时序约束规则。
[0004]本专利技术的实施例涉及一种系统，其包括一或多个处理器及包含指令的一或多个程序，所述指令在由所述一或多个处理器执行时导致所述系统：存取集成电路(IC)的布局，所述布局包括单元；基于所述单元的布局环境来确定所述单元的环境群组，所述环境群组与时序表相关联；且对所述布局执行时序分析以根据所述时序表确定所述布局是否遵守时序约束规则。
[0005]本专利技术的实施例涉及一种非暂时性计算机可读存储媒体，其包括指令，所述指令在由处理器执行时执行以下步骤：存取集成电路(IC)的布局，所述布局包括单元；基于所述单元的布局环境来确定所述单元的环境群组，所述环境群组与时序表相关联；及对所述布局执行时序分析以根据所述时序表确定所述布局是否遵守时序约束规则。
附图说明
[0006]当结合附图阅读时，从以下详细描述最佳理解本专利技术实施例的方面。应注意，根据产业中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述可任意增大或减小各种构件的尺寸。
[0007]图1是说明根据本专利技术实施例的一些实施例的集成电路(IC)的设计流程的示意图。
[0008]图2是根据本专利技术实施例的一些实施例的环境分组过程的示意图。
[0009]图3A是根据本专利技术实施例的一些实施例的示范性布局。
[0010]图3B到图3E是根据本专利技术实施例的一些实施例的单元的各种示范性布局环境。
[0011]图3F是根据本专利技术实施例的一些实施例的训练模型的示意图。
[0012]图4A是根据本专利技术实施例的一些实施例的环境分组的结果的示意图。
[0013]图4B是显示根据本专利技术实施例的一些实施例的不同环境群组的时序延迟分布的图表的示意图。
[0014]图5A是展示根据本专利技术实施例的一些实施例的环境感知单元辨识算法的示意图。
[0015]图5B是展示根据本专利技术实施例的一些实施例的环境群组的时序表的示意图。
[0016]图6是根据本专利技术实施例的一些实施例的环境感知单元辨识算法的方法的流程图。
[0017]图7是根据一些实施例的实施布局设计的系统的示意图。
具体实施方式
[0018]在以下详细描述中，陈述众多特定细节以便提供对本专利技术实施例的透彻理解。但是，所属领域的技术人员将了解，可在没有这些特定细节的情况下实践本专利技术实施例。在其它例项中，没有详细描述众所周知的方法、过程、组件及电路以免混淆本专利技术实施例。
[0019]此外，本专利技术实施例提供用于实施所提供的目标的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本专利技术实施例。当然，这些仅为实例且非意在限制。举例来说，在以下描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成为直接接触的实施例，且也可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本专利技术实施例可在各个实例中重复元件符号及/或字母。此重复出于简化及清楚的目的且本身不指示所论述的各个实施例及/或配置之间的关系。
[0020]此外，为便于描述，例如“在
…
下面”、“在
…
下方”、“下”、“在
…
上方”、“上”及类似者的空间相对术语可在本文中用于描述一个元件或构件与另一元件或构件的关系，如图中说明。空间相对术语意在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且因此可同样解释本文中使用的空间相对描述词。
[0021]尽管陈述本专利技术实施例的广泛范围的数值范围及参数是近似值，但尽可能精确地报告特定实例中陈述的数值。但是，任何数值大体上含有必然由通常在相应测试测量中发现的偏差所引起的某些误差。再者，如本文中使用，术语“大约”、“大体”或“大体上”通常意指在给定值或范围的10％、5％、1％或0.5％内。替代地，术语“大约”、“大体”或“大体上”意指在由所属领域的技术人员考虑时处于平均值的可接受标准误差内。除在操作/工作实例中以外，或除非以其它方式明确指定，否则例如针对本文中揭露的材料的数量、持续时间、温度、操作条件、数量的比率及其类似者的全部数值范围、数量、值及百分比应被理解为在全部例项中由术语“大约”、“大体”或“大体上”修饰。因此，除非相反地指示，否则本专利技术实施例及所附权利要求书中陈述的数值参数是可视需要变动的近似值。最起码，每一数值参数应至少依据所报告有效数字的数目且通过应用普通舍入技术而理解。可在本文中将范围
表达为从一个端点到另一端点或在两个端点之间。除非另有指定，否则本文中揭露的全部范围皆包含端点。
[0022]贯穿本专利技术实施例，术语“作用区”是指半导体装置的表面的平坦区，在所述半导体装置中(或上方)形成半导体晶体管的主要组件。可使用作用区来定义其中形成晶体管装置的栅极或源极/漏极区的区。替代地，可使用例如“氧化物扩散(OD)区”、“氧化物定义(OD)区”及“作用区”的一些其它术语来指代作用区。作用区从俯视图视角可形成为各种形状(例如矩形形状)且有时可被称为“OD带”。在一些实施例中，作用区被电介质材料横向围绕，且因此借此定义作用区的边界。作用区可包含掺杂或无掺杂部分。
[0023]本专利技术实施例论述用于在制造半导体IC的设计时间中确定并提供单元的时序参数的单元库特征分析架构。当合成操作用于实施电路设计(例如，电路布局或仅布局)时，通常涉及单元库以支持常用功能块的硅验证电路以促成设计过程。单元库可包含具有从定量视角特性化单元的电气或几何特性且充当单元配置文件(profile)的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设计集成电路的方法，其由至少一个处理器执行，所述方法包括：存取集成电路IC的布局，所述布局包括至少一个单元；基于所述单元的布局环境来...

【专利技术属性】
技术研发人员：江哲维，高章瑞，叶松艳，许力中，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：